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1. WO2020262573 - データ処理装置

公開番号 WO/2020/262573
公開日 30.12.2020
国際出願番号 PCT/JP2020/025123
国際出願日 26.06.2020
IPC
G06F 9/38 2006.1
G物理学
06計算;計数
F電気的デジタルデータ処理
9プログラム制御のための装置,例.制御装置
06プログラム記憶方式を用いるもの,すなわちプログラムを受取りまたは保持するために処理装置の内部記憶装置を用いるもの
30機械語命令を実行するための装置,例.命令のデコード
38命令の同時実行,例.パイプライン,ルック・アヘッド
G06F 15/173 2006.1
G物理学
06計算;計数
F電気的デジタルデータ処理
15デジタル計算機一般;データ処理装置一般
16各々が少くとも算術演算ユニット,プログラム・ユニットおよびレジスタをもつ2つ以上のデジタル計算機が結合されたもの,例.数個のプログラムの同時処理を行うためのもの
163プロセッサ間通信
173相互接続ネットワークを用いるもの,例.マトリックス,シャフル,ピラミッド,スターまたはスノーフレーク
G06F 15/177 2006.1
G物理学
06計算;計数
F電気的デジタルデータ処理
15デジタル計算機一般;データ処理装置一般
16各々が少くとも算術演算ユニット,プログラム・ユニットおよびレジスタをもつ2つ以上のデジタル計算機が結合されたもの,例.数個のプログラムの同時処理を行うためのもの
177初期化または構成制御
G06F 15/80 2006.1
G物理学
06計算;計数
F電気的デジタルデータ処理
15デジタル計算機一般;データ処理装置一般
76プログラム記憶式汎用計算機のアーキテクチャ
80共通制御機構をもつ処理装置の配列からなるもの,例.単一命令複数データプロセッサ
CPC
G06F 15/173
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
15Digital computers in general
16Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
163Interprocessor communication
173using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
G06F 15/177
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
15Digital computers in general
16Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
177Initialisation or configuration control
G06F 15/80
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
15Digital computers in general
76Architectures of general purpose stored program computers
80comprising an array of processing units with common control, e.g. single instruction multiple data processors
G06F 9/38
GPHYSICS
06COMPUTING; CALCULATING; COUNTING
FELECTRIC DIGITAL DATA PROCESSING
9Arrangements for program control, e.g. control units
06using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
30Arrangements for executing machine instructions, e.g. instruction decode
38Concurrent instruction execution, e.g. pipeline, look ahead
出願人
  • 国立大学法人 奈良先端科学技術大学院大学 NATIONAL UNIVERSITY CORPORATION NARA INSTITUTE OF SCIENCE AND TECHNOLOGY [JP]/[JP]
発明者
  • 中島 康彦 NAKASHIMA, Yasuhiko
代理人
  • 特許業務法人HARAKENZO WORLD PATENT & TRADEMARK HARAKENZO WORLD PATENT & TRADEMARK
優先権情報
2019-12185328.06.2019JP
公開言語 (言語コード) 日本語 (ja)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) DATA PROCESSING DEVICE
(FR) DISPOSITIF DE TRAITEMENT DE DONNÉES
(JA) データ処理装置
要約
(EN) In a data processing device (100), a plurality of accelerator chips (Cn) (n is a natural number of 2 or greater) are connected in a cascade, each accelerator chip having disposed therein a plurality of basic units (Um) (m is a natural number from 1 to 64) each having a register section (Rm) and a logic section (Lm) that includes a memory. The accelerator chips (Cn) each comprise a control circuit (Xn) and a control circuit (Yn). The control circuit (Xn) controls input into the accelerator chip (Cn). The control circuit (Yn) controls output from the accelerator chip (Cn).
(FR) L’invention concerne un dispositif de traitement de données (100) dans lequel une pluralité de puces accélératrices (Cn) (n étant un nombre naturel supérieur ou égal à 2) sont connectées en cascade. À l'intérieur de chaque puce accélératrice est disposée une pluralité d'unités de base (Um) (m étant un nombre naturel de 1 à 64) ayant chacune une section de registre (Rm) et une section logique (Lm) qui comprend une mémoire. Les puces accélératrices (Cn) comprennent chacune un circuit de commande (Xn) et un circuit de commande (Yn). Le circuit de commande (Xn) commande l'entrée dans la puce accélératrice (Cn). Le circuit de commande (Yn) commande la sortie de la puce accélératrice (Cn).
(JA) レジスタ部(Rm)、及びメモリを含むロジック部(Lm)を有する、複数の基本ユニット(Um)(mは1~64の自然数)が配置された、複数のアクセラレータチップ(Cn)(nは2以上の自然数)がカスケード接続されたデータ処理装置(100)である。各アクセラレータチップ(Cn)は制御回路(Xn)及び制御回路(Yn)を備える。制御回路(Xn)はアクセラレータチップ(Cn)への入力を制御する。制御回路(Yn)はアクセラレータチップ(Cn)からの出力を制御する。
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