処理中

しばらくお待ちください...

設定

設定

出願の表示

1. WO2020250095 - 撮像装置および電子機器

Document

明 細 書

発明の名称

技術分野

0001   0002   0003  

背景技術

0004   0005  

先行技術文献

特許文献

0006  

発明の概要

発明が解決しようとする課題

0007   0008   0009   0010  

課題を解決するための手段

0011   0012   0013   0014   0015   0016   0017   0018   0019  

発明の効果

0020  

図面の簡単な説明

0021  

発明を実施するための形態

0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154   0155   0156   0157   0158   0159   0160   0161   0162   0163   0164   0165   0166   0167   0168   0169   0170   0171   0172   0173   0174   0175   0176   0177   0178   0179   0180   0181   0182   0183   0184   0185   0186   0187   0188   0189   0190   0191   0192   0193   0194   0195   0196   0197   0198   0199   0200   0201   0202   0203   0204   0205   0206   0207   0208   0209   0210   0211   0212   0213   0214   0215   0216   0217   0218   0219   0220   0221   0222   0223   0224   0225   0226   0227   0228   0229   0230   0231   0232   0233   0234   0235   0236   0237   0238   0239   0240   0241   0242   0243   0244   0245   0246   0247   0248   0249   0250   0251   0252   0253   0254  

符号の説明

0255  

請求の範囲

1   2   3   4   5   6   7   8   9  

図面

1   2   3A   3B   4   5   6   7A   7B   8A   8B   9A   9B   10   11A   11B   12A   12B   12C   12D   12E   13A   13B   14A   14B   14C   15A   15B   16A   16B   16C   16D   17   18A   18B   19A   19B   19C   20A1   20A2   20A3   20B1   20B2   20B3   21A   21B   21C   21D   21E   21F  

明 細 書

発明の名称 : 撮像装置および電子機器

技術分野

[0001]
本発明の一態様は、撮像装置に関する。
[0002]
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
[0003]
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。

背景技術

[0004]
基板上に形成された酸化物半導体薄膜を用いてトランジスタを構成する技術が注目されている。例えば、酸化物半導体を有するオフ電流が極めて低いトランジスタを画素回路に用いる構成の撮像装置が特許文献1に開示されている。
[0005]
また、撮像装置に演算機能を付加する技術が特許文献2に開示されている。

先行技術文献

特許文献

[0006]
特許文献1 : 特開2011−119711号公報
特許文献2 : 特開2016−123087号公報

発明の概要

発明が解決しようとする課題

[0007]
CMOSイメージセンサなどの固体撮像素子を備える撮像装置では、技術発展により高画質な画像が容易に撮影できるようになっている。次世代においては、撮像装置にさらに知的な機能を搭載することが求められている。
[0008]
画像データの圧縮や画像認識などは、現状では画像データ(アナログデータ)をデジタルデータ変換し、外部に取り出した後に処理が行われる。当該処理を撮像装置内で行うことができれば、外部の機器との連携がより高速となり、使用者の利便性が向上する。また、周辺装置などの負荷や消費電力も低減することができる。また、アナログデータの状態で複雑なデータ処理が行えれば、データ変換に要する時間も短縮することができる。
[0009]
したがって、本発明の一態様では、画像処理を行うことができる撮像装置を提供することを目的の一つとする。または、低消費電力の撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、上記撮像装置の駆動方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
[0010]
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

課題を解決するための手段

[0011]
本発明の一態様は、画素内にデータを保持しつつ、当該データを演算処理することのできる撮像装置に関する。
[0012]
本発明の一態様は、画素と、第1の回路と、第2の回路と、を有する撮像装置であって、第1の回路は、画素に第1の電位または第2の電位を供給する機能を有し、第2の電位は、第1の電位に重みが加算された電位であり、画素は、第1のデータを生成する機能を有し、第1の回路から画素に第1の電位が供給されたとき、画素は、第1のデータと、第1の電位と、に基づいて第2のデータを第2の回路に出力する機能を有し、第1の回路から画素に第2の電位が供給されたとき、画素は、第1のデータと、第2の電位と、に基づいて第3のデータを第2の回路に出力する機能を有し、第2の回路は、第2のデータと、第3のデータとの差分に相当する第4のデータを生成する機能を有する撮像装置である。
である。
[0013]
また、本発明の他の一態様は、画素と、第1の回路と、第2の回路と、第3の回路と、を有する撮像装置であって、第1の回路は、画素に第1の電位または第2の電位を供給する機能を有し、第2の電位は、第1の電位に重みが加算された電位であり、画素は、第1のデータまたは第2のデータを生成する機能を有し、第1の回路から画素に第1の電位が供給されたとき、画素は、第1のデータと、第1の電位と、に基づいて第3のデータを第2の回路に出力する機能を有し、画素は、第2のデータと、第1の電位と、に基づいて第4のデータを第2の回路に出力する機能を有し、第1の回路から画素に第2の電位が供給されたとき、画素は、第1のデータと、第2の電位と、に基づいて第5のデータを第2の回路に出力する機能を有し、画素は、第2のデータと、第2の電位と、に基づいて第6のデータを第2の回路に出力する機能を有し、第2の回路は、第3のデータと、第4のデータとの差分に相当する第7のデータを生成し、第3の回路に出力する機能を有し、第2の回路は、第5のデータと、第6のデータとの差分に相当する第8のデータを生成し、第3の回路に出力する機能を有し、第3の回路は、第7のデータと、第8のデータとの差分に相当する第9のデータを生成する撮像装置である。
[0014]
画素は、光電変換デバイスと、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、第1のキャパシタと、を有し、光電変換デバイスの一方の電極は、第1のトランジスタのソースまたはドレインの一方と電気的に接続され、第1のトランジスタのソースまたはドレインの他方は、第2のトランジスタのソースまたはドレインの一方と電気的に接続され、第2のトランジスタのソースまたはドレインの一方は、第3のトランジスタのゲートと電気的に接続され、第3のトランジスタのゲートは、第1のキャパシタの一方の電極と電気的に接続され、第1のキャパシタの他方の電極は、第4のトランジスタのソースまたはドレインの一方と電気的に接続され、第4のトランジスタのソースまたはドレインの他方は、第1の回路と電気的に接続され、第3のトランジスタのソースまたはドレインの一方は、第2の回路と電気的に接続することができる。
[0015]
または、画素は、光電変換デバイスと、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、第1のキャパシタと、を有し、光電変換デバイスの一方の電極は、第1のトランジスタのソースまたはドレインの一方と電気的に接続され、第1のトランジスタのソースまたはドレインの他方は、第2のトランジスタのソースまたはドレインの一方と電気的に接続され、第2のトランジスタのソースまたはドレインの一方は、第3のトランジスタの第1のゲートと電気的に接続され、第3のトランジスタの第1のゲートは、第1のキャパシタの一方の電極と電気的に接続され、第1のキャパシタの他方の電極は、第1の回路と電気的に接続され、第3のトランジスタの第2のゲートは、第4のトランジスタのソースまたはドレインの一方と接続され、第3のトランジスタのソースまたはドレインの一方は、第2の回路と電気的に接続することができる。
[0016]
第1の回路は、第1のキャパシタの他方の電極に、第1の電位または第2の電位の一方を供給し、第4のトランジスタのソースまたはドレインの他方に、第1の電位または第2の電位の他方を供給することができる。
[0017]
第3のトランジスタは、第1のキャパシタの他方の電極に第1の電位以上が供給されたときに導通状態にすることができる。
[0018]
第2の回路は、第5のトランジスタと、第6のトランジスタと、第7のトランジスタと、第8のトランジスタと、第2のキャパシタと、抵抗と、を有し、第2のキャパシタの一方の電極は、画素と電気的に接続され、第2のキャパシタの一方の電極は、抵抗と電気的に接続され、第2のキャパシタの他方の電極は、第5のトランジスタのソースまたはドレインの一方と電気的に接続され、第5のトランジスタのソースまたはドレインの一方は、第6のトランジスタのゲートと電気的に接続され、第6のトランジスタのソースまたはドレインの一方は、第7のトランジスタのソースまたはドレインの一方と電気的に接続され、第7のトランジスタのソースまたはドレインの一方は、第8のトランジスタのソースまたはドレインの一方と電気的に接続することができる。
[0019]
画素が有するトランジスタは、チャネル形成領域に金属酸化物を有し、金属酸化物は、Inと、Znと、M(MはAl、Ti、Ga、Ge、Sn、Y、Zr、La、Ce、NdまたはHf)と、を有することができる。

発明の効果

[0020]
本発明の一態様を用いることで、画像処理を行うことができる撮像装置を提供することができる。または、低消費電力の撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、上記撮像装置の駆動方法を提供することができる。または、新規な半導体装置などを提供することができる。

図面の簡単な説明

[0021]
図1は、撮像装置を説明するブロック図である。
図2は、画素ブロック200および回路201を説明する図である。
図3A、図3Bは、画素100を説明する図である。
図4は、画素100および回路201の動作を説明するタイミングチャートである。
図5は、画素100および回路201の動作を説明するタイミングチャートである。
図6は、画素100の動作を説明するタイミングチャートである。
図7A、図7Bは、任意の画素ブロック200を選択して読み出しを行う動作を説明する図である。
図8Aは、画素100を説明する図である。図8Bは、画素100と回路201の接続関係を説明する図である。
図9A、図9Bは、回路301および回路302を説明する図である。
図10は、メモリセルを説明する図である。
図11A、図11Bは、ニューラルネットワークの構成例を示す図である。
図12A乃至図12Eは、撮像装置の画素の構成を説明する図である。
図13A、図13Bは、撮像装置の画素の構成を説明する図である。
図14A乃至図14Cは、撮像装置の画素の構成を説明する図である。
図15A、図15Bは、撮像装置の画素の構成を説明する図である。
図16A乃至図16Dは、撮像装置の画素の構成を説明する図である。
図17は、撮像装置の画素の構成を説明する図である。
図18A、図18Bは、撮像装置の画素の構成を説明する図である。
図19A乃至図19Cは、撮像装置の画素の構成を説明する斜視図である。
図20A1乃至図20A3、図20B1乃至図20B3は、撮像装置を収めたパッケージ、モジュールの斜視図である。
図21A乃至図21Fは、電子機器を説明する図である。

発明を実施するための形態

[0022]
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
[0023]
また、回路図上では単一の要素として図示されている場合であっても、機能的に不都合がなければ、当該要素が複数で構成されてもよい。例えば、スイッチとして動作するトランジスタは、複数が直列または並列に接続されてもよい場合がある。また、キャパシタを分割して複数の位置に配置する場合もある。
[0024]
また、一つの導電体が、配線、電極および端子のような複数の機能を併せ持っている場合があり、本明細書においては、同一の要素に対して複数の呼称を用いる場合がある。また、回路図上で要素間が直接接続されているように図示されている場合であっても、実際には当該要素間が一つまたは複数の導電体を介して接続されている場合があり、本明細書ではこのような構成でも直接接続の範疇に含める。
[0025]
(実施の形態1)
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
[0026]
本発明の一態様は、画像認識などの付加機能を備えた撮像装置である。当該撮像装置は、撮像動作で取得したアナログデータ(画像データ)を画素に保持し、当該アナログデータと任意の重み係数とを乗じたデータを取り出すことができる。
[0027]
当該データをニューラルネットワークなどに取り込むことで、画像認識などの処理を行うことができる。膨大な画像データをアナログデータの状態で画素に保持することができるため、効率良く処理を行うことができる。
[0028]
また、一般的に、画素の選択は、画素内に設けられた選択トランジスタの導通を制御することにより行うが、当該選択トランジスタのオン抵抗は寄生抵抗として作用するため、ノイズの要因となる。本発明の一態様では、選択トランジスタを設けずに選択動作を行うことができる。したがって、画素はノイズ成分が少ない画像データを出力することができる。また、精度の高い積和演算を行うことができる。
[0029]
図1は、本発明の一態様の撮像装置を説明するブロック図である。撮像装置は、画素アレイ300と、回路201と、回路301と、回路302と、回路303と、回路304を有する。なお、回路201および回路301乃至回路304は、単一の回路構成に限らず、複数の回路で構成される場合がある。または、上記いずれか複数の回路が統合されていてもよい。
[0030]
画素アレイ300は、撮像機能および演算機能を有する。回路201、301は、演算機能を有する。回路302は、演算機能またはデータ変換機能を有する。回路303は、選択機能を有する。回路304は、画素に演算用の電位を供給する機能および選択機能を有する。選択機能を有する回路には、シフトレジスタまたはデコーダなどを用いることができる。
[0031]
画素アレイ300は、複数の画素ブロック200を有する。画素ブロック200は、図2に示すように、マトリクス状に配置された複数の画素100を有し、それぞれの画素100は、回路201と電気的に接続される。なお、回路201は、画素ブロック200内に設けることもできる。
[0032]
画素100では、画像データの取得、および画像データと重み係数とを加算したデータを生成することができる。なお、図2においては、一例として画素数を2×2としているが、これに限らない。例えば、3×3、4×4などとすることができる。または、水平方向と垂直方向の画素数が異なっていてもよい。
[0033]
画素ブロック200および回路201は、積和演算回路として動作させることができる。また、回路201は、相関二重サンプリング回路(CDS回路)としての機能も有する。
[0034]
画素100は、図3Aに示すように、光電変換デバイス101と、トランジスタ102と、トランジスタ103と、キャパシタ104と、トランジスタ105と、トランジスタ106を有することができる。
[0035]
光電変換デバイス101の一方の電極は、トランジスタ102のソースまたはドレインの一方と電気的に接続される。トランジスタ102のソースまたはドレインの他方は、トランジスタ103のソースまたはドレインの一方と電気的に接続される。トランジスタ103のソースまたはドレインの一方は、キャパシタ104の一方の電極と電気的に接続される。キャパシタ104の一方の電極は、トランジスタ105のゲートと電気的に接続される。キャパシタ104の他方の電極は、トランジスタ106のソースまたはドレインの一方と電気的に接続される。
[0036]
光電変換デバイス101の他方の電極は、配線114と電気的に接続される。トランジスタ102のゲートは、配線116と電気的に接続される。トランジスタ103のソースまたはドレインの他方は、配線115に電気的に接続される。トランジスタ103のゲートは、配線117と電気的に接続される。トランジスタ105のソースまたはドレインの一方は、配線119と電気的に接続される。トランジスタ105のソースまたはドレインの他方は、配線113と電気的に接続される。トランジスタ106のソースまたはドレインの他方は、配線111と電気的に接続される。トランジスタ106のゲートは、配線112と電気的に接続される。
[0037]
ここで、トランジスタ102のソースまたはドレインの他方と、トランジスタ103のソースまたはドレインの一方と、キャパシタ104の一方の電極と、トランジスタ105のゲートとの電気的な接続点をノードNとする。
[0038]
配線114、115は、電源線としての機能を有することができる。例えば、配線114は高電位電源線、配線115は低電位電源線として機能させることができる。配線112、116、117は、各トランジスタの導通を制御する信号線として機能させることができる。配線111は、画素100に重み係数に相当する電位またはトランジスタ105の導通を制御する電位を供給する配線として機能させることができる。配線113は、画素100と回路201とを電気的に接続する配線として機能させることができる。
[0039]
なお、配線113には、増幅回路やゲイン調整回路が電気的に接続されていてもよい。
[0040]
光電変換デバイス101としては、フォトダイオードを用いることができる。低照度時の光検出感度を高めたい場合は、アバランシェフォトダイオードを用いることが好ましい。
[0041]
トランジスタ102は、ノードNの電位を制御する機能を有することができる。トランジスタ103は、ノードNの電位を初期化する機能を有することができる。トランジスタ105は、ノードNの電位に応じて回路201が流す電流を制御する機能を有することができる。トランジスタ106は、ノードNに重み係数に相当する電位を供給する機能を有することができる。
[0042]
図3Aに示す構成において、画素100の選択動作は、トランジスタ106を導通させ、配線111から特定の電位(W base)を供給することにより、キャパシタ104の容量結合でノードNの電位を変化させ、トランジスタ105を導通させることで行う。
[0043]
したがって、ノードNの電位を配線115の電位に初期化する期間(リセット期間)および光電変換デバイス101の動作によりノードNの電位を変化(+X)させる期間(蓄積期間)においては、トランジスタ105が導通状態とならない条件を設定する。具体的には、配線114の電位(VP)、配線115の電位(VRS)、配線119の電位(VPI)をトランジスタ105が導通状態とならない値に設定する。
[0044]
リセット期間では、ノードNの電位がVRSとなり、蓄積期間では、ノードNの電位がVRS+Xとなる。Xの最大値はVPの値より大きくならないため、蓄積期間におけるノードNの電位の最大値は、VPとみなせる。したがって、トランジスタ105のしきい値電圧をV thとすると、VP−VPI<V thとなるように配線114の電位(VP)、配線115の電位(VRS)、配線119の電位(VPI)を設定すればよい。
[0045]
画素100の選択期間(読み出し期間)においては、ノードNの電位と配線119の電位(VPI)との差がトランジスタ105のしきい値電圧(V th)以上となる電位を配線111に供給する。すなわち、配線111の電位(W base)としては、W base−VPI≧V thとなる値の電圧を用いればよい。なお、配線111は、電位(W base)に電位(W)を加えて供給することもできる。電位(W)は積和演算の重みに相当し、詳細は後述する。
[0046]
また、画素100は、図3Bに示す構成であってもよい。図3Bに示す構成は、トランジスタ106が設けられていない点、およびトランジスタ108が設けられている点が図3Aの構成と異なる。図3Bに示す構成では、キャパシタ104の他方の電極が配線111と電気的に接続される。また、トランジスタ108のソースまたはドレインの一方は、トランジスタ105のバックゲートと電気的に接続される。トランジスタ108のソースまたはドレインの他方は、配線120と電気的に接続される。
[0047]
当該構成では、電位(W base)を配線111または配線120の一方から供給することでトランジスタ105の導通を制御することができる。また、電位(W)は、配線111または配線120の他方から供給することができる。
[0048]
光電変換デバイス101にアバランシェフォトダイオードを用いる場合は、高電圧を印加することがあり、光電変換デバイス101と接続されるトランジスタには高耐圧のトランジスタを用いることが好ましい。高耐圧のトランジスタには、例えば、チャネル形成領域に金属酸化物を用いたトランジスタ(以下、OSトランジスタ)などを用いることができる。具体的には、トランジスタ102にOSトランジスタを適用することが好ましい。
[0049]
また、OSトランジスタは、オフ電流が極めて低い特性も有する。トランジスタ102、103、106にOSトランジスタを用いることによって、ノードNで電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。また、ノードNに画像データを保持させつつ、当該画像データを用いた複数回の演算を行うこともできる。
[0050]
一方、トランジスタ105は、増幅特性が優れていることが望まれる。したがって、トランジスタ105には、シリコンをチャネル形成領域に用いたトランジスタ(以下、Siトランジスタ)を適用することが好ましい。また、頻繁にオンオフが繰り返されるトランジスタには、移動度が高く、高速動作が可能なトランジスタであることが好ましい。したがって、トランジスタ106にSiトランジスタを用いてもよい。
[0051]
なお、上記に限らず、OSトランジスタおよびSiトランジスタを任意に組み合わせて適用してもよい。また、全てのトランジスタをOSトランジスタとしてもよい。または、全てのトランジスタをSiトランジスタとしてもよい。Siトランジスタとしては、アモルファスシリコンを有するトランジスタ、結晶性のシリコン(微結晶シリコン、低温ポリシリコン、単結晶シリコン)を有するトランジスタなどが挙げられる。
[0052]
画素100におけるノードNの電位は、配線115から供給される電位(VRS:リセット電位)および光電変換デバイス101による光電変換で生成される電位(X:画像データ)が加算された電位と、配線111から供給される電位(W base)、または重み係数に相当する電位を含む電位(W base+W)とが容量結合した値となる。すなわち、トランジスタ105は、画像データ(X)に任意の重み係数(W)が与えられたデータに応じた電流を流すことができる。
[0053]
図2に示すように、各画素100は、配線113で互いに電気的に接続される。回路201は、各画素100のトランジスタ105に流れる電流の和を用いて演算を行うことができる。
[0054]
回路201は、キャパシタ202と、トランジスタ203と、トランジスタ204と、トランジスタ205と、トランジスタ206と、抵抗207を有する。
[0055]
キャパシタ202の一方の電極は、トランジスタ203のソースまたはドレインの一方と電気的に接続される。トランジスタ203のソースまたはドレインの一方は、トランジスタ204のゲートと電気的に接続される。トランジスタ204のソースまたはドレインの一方は、トランジスタ205のソースまたはドレインの一方と電気的に接続される。トランジスタ205のソースまたはドレインの一方は、トランジスタ206のソースまたはドレインの一方と電気的に接続される。抵抗207の一方の電極は、キャパシタ202の他方の電極と電気的に接続される。
[0056]
キャパシタ202の他方の電極は、配線113と電気的に接続される。トランジスタ203のソースまたはドレインの他方は、配線218と電気的に接続される。トランジスタ204のソースまたはドレインの他方は、配線219と電気的に接続される。トランジスタ205のソースまたはドレインの他方は、GND配線などの基準電源線と電気的に接続される。トランジスタ206のソースまたはドレインの他方は、配線212と電気的に接続される。抵抗207の他方の電極は、配線217と電気的に接続される。
[0057]
配線217、218、219は、電源線としての機能を有することができる。例えば、配線218は、読み出し用の専用電位を供給する配線としての機能を有することができる。配線217、219は、高電位電源線として機能させることができる。配線213、215、216は、各トランジスタの導通を制御する信号線として機能させることができる。配線212は出力線であり、例えば、図1に示す回路301と電気的に接続することができる。
[0058]
トランジスタ203は、配線211の電位を配線218の電位にリセットする機能を有することができる。トランジスタ204、205は、ソースフォロア回路としての機能を有することができる。トランジスタ206は、読み出しを制御する機能を有することができる。抵抗207は、I−V変換回路としての機能を有することができる。
[0059]
本発明の一態様では、画像データ(X)と重み係数(W)との積以外のオフセット成分を除去し、目的のWXを抽出する。WXは、撮像あり、なしのデータと、そのそれぞれに対して、重みを与えたときのデータを利用して算出することができる。
[0060]
撮像ありのときに画素100に流れる電流(I )の合計はkΣ(X+VRS+W base−VPI−V th、重みを与えたときに画素100に流れる電流(I )の合計はkΣ(W+X+VRS+W base−VPI−V thとなる。また、撮像なしのときに画素100に流れる電流(I ref)の合計はkΣ(0+VRS+W base−VPI−V th、重みを与えたときに画素100に流れる電流(I ref)の合計はkΣ(W+VRS+W base−VPI−V thとなる。ここで、kは定数、V thはトランジスタ105のしきい値電圧である。
[0061]
まず、撮像ありのデータと、当該データに重みを与えたデータとの差分(データA)を算出する。kΣ((X+VRS+W base−VPI−V th−(W+X+VRS+W base−VPI−V th)=kΣ(−W −2W・(X+VRS+W base−VPI)+2W・V th)となる。
[0062]
次に、撮像なしのデータと、当該データに重みを与えたデータとの差分(データB)を算出する。kΣ((0+VRS+W base−VPI−V th−(W+VRS+W base−VPI−V th)=kΣ(−W −2W・(VRS+W base−VPI)+2W・V th)となる。
[0063]
そして、データAとデータBとの差分をとる。kΣ(−W −2W・(X+VRS+W base−VPI)+2W・V th−(−W −2W・(VRS+W base−VPI)+2W・V th))=kΣ(−2W・X)となる。すなわち、画像データ(X)と重み係数(W)との積以外のオフセット成分を除去することができる。
[0064]
回路201では、データAおよびデータBを読み出すことができる。なお、データAとデータBとの差分演算は回路301で行うことができる。
[0065]
図4は、画素ブロック200および回路201において、撮像ありのデータと、当該データに重みを与えたデータとの差分(データA)を算出する動作を説明するタイミングチャートである。なお、便宜的に各信号が変換するタイミングをあわせて図示しているが、実際には回路内部の遅延を考慮してずらすことが好ましい。また、画素ブロック200は複数の画素100を有するが、ここでは一つの画素100の動作を説明する。
[0066]
まず、期間T1に配線117の電位を“H”、配線116の電位を“H”とし、画素100のノードNおよび光電変換デバイス101のアノードをリセット電位(VRS)とする。また、配線111の電位を“L”、配線112を“H”とし、キャパシタ104の他方の電極に“L”(重み係数0に相当)を書き込む。
[0067]
期間T2に配線117の電位を“L”、配線116の電位を“L”とし、ノードNにリセット電位(VRS)を保持する。
[0068]
期間T3に配線116の電位を“H”、配線117の電位を”L”とすることで光電変換デバイス101の光電変換によりノードNに電位X(画像データ)を書き込む。
[0069]
期間T4に配線112の電位を“L”とし、キャパシタ104の他方の電極に“L”(重み係数0に相当)を保持する。また、ノードNに“VRS+X”を保持する。
[0070]
期間T5に、配線111に“W base+W“を供給する。“W base+W“は、トランジスタ105を導通するための“W base”と任意の重み係数に相当する電位“W”とを加算した電位である。また、配線112の電位を”H“とすると、トランジスタ106が導通し、キャパシタ104の他方の電極の電位は“W base+W“となる。また、ノードNの電位はキャパシタ104の容量結合により、“VRS+X+W base+W“となる。
[0071]
このとき、トランジスタ105には、ノードNの電位“VRS+X+W base+W“に応じた電流が流れる。また、回路201において、配線216を“H”とすることで、配線211に配線218の電位Vrを書き込む。期間T5の動作は撮像ありのデータに重みを与えたデータの生成に相当し、当該データは、配線211の電位Vrとして表される。
[0072]
期間T6において、配線111の電位を“W base“とし、配線112の電位を“H”とすることで、キャパシタ104の他方の電極の電位は“W base“となる。また、ノードNの電位はキャパシタ104の容量結合により、“VRS+X+W base“となる。期間T6の動作は、撮像ありのデータの生成に相当する。
[0073]
このとき、トランジスタ105には、ノードNの電位“VRS+X+W base“に応じた電流が流れる。ここで、配線113に流れる電流に従って回路201におけるキャパシタ202の他方の電極の電位が変化し、その変化分Yが容量結合によって配線211の電位Vrに加算される。したがって、配線211の電位は、“V +Y”になる。ここで、V =0と考えると、Yは差分そのものであり、データAが算出されたことになる。
[0074]
また、配線213、配線215を“H”とすることで、回路201はソースフォロア動作により画素100のデータAに応じた信号電位を出力することができる。
[0075]
図5は、画素100および回路201において、撮像なしのデータと、当該データに重みを与えたデータとの差分(データB)を算出する動作を説明するタイミングチャートである。
[0076]
まず、期間T1に配線117の電位を“H”、配線116の電位を“H”とし、画素100のノードNおよび光電変換デバイス101のアノードをリセット電位(VRS)とする。また、配線111の電位を“L”、配線112を“H”とし、キャパシタ104の他方の電極に“L”(重み係数0に相当)を書き込む。
[0077]
期間T2に配線117の電位を“L”、配線116の電位を“L”とし、ノードNにリセット電位(VRS)を保持する。
[0078]
期間T3に配線116の電位を“H”、配線117の電位を”H”とする。当該期間中において、ノードNの電位は、光電変換デバイス101の動作にかかわらずリセット電位(VRS)である。
[0079]
期間T4に配線112の電位を“L”とし、キャパシタ104の他方の電極に“L”(重み係数0に相当)を保持する。また、ノードNに“VRS”を保持する。
[0080]
期間T5に、配線111に“W base+W“を供給する。“W base+W“は、トランジスタ105を導通するための“W base”と任意の重み係数に相当する電位“W”とを加算した電位である。また、配線112の電位を”H“とすると、トランジスタ106が導通し、キャパシタ104の他方の電極の電位は“W base+W“となる。また、ノードNの電位はキャパシタ104の容量結合により、“VRS+W base+W“となる。
[0081]
このとき、トランジスタ105には、ノードNの電位“VRS+W base+W“に応じた電流が流れる。また、回路201において、配線216を“H”とすることで、配線211に配線218の電位Vrを書き込む。期間T5の動作は撮像なしのデータに重みを与えたデータの生成に相当し、当該データは、配線211の電位Vrとして表される。
[0082]
期間T6において、配線111の電位を“W base“とし、配線112の電位を“H”とすることで、キャパシタ104の他方の電極の電位は“W base“となる。また、ノードNの電位はキャパシタ104の容量結合により、“VRS+W base“となる。期間T6の動作は、撮像なしのデータの生成に相当する。
[0083]
このとき、トランジスタ105には、ノードNの電位“VRS+W base“に応じた電流が流れる。ここで、配線113に流れる電流に従って回路201におけるキャパシタ202の他方の電極の電位が変化し、その変化分Yが容量結合によって配線211の電位Vrに加算される。したがって、配線211の電位は、“V +Y”になる。ここで、V =0と考えると、Yは差分そのものであり、データBが算出されたことになる。
[0084]
また、配線213、配線215を“H”とすることで、回路201はソースフォロア動作により画素100のデータBに応じた信号電位を出力することができる。
[0085]
上記動作によって回路201から出力されるデータAおよびデータBは、回路301に入力される。回路301では、データAとデータBの差分をとる演算が行われ、画像データ(電位X)と重み係数(電位W)との積以外の不要なオフセット成分を除去することができる。回路301としては、回路201のような演算回路を有する構成のほか、メモリ回路およびソフトウェア処理を利用して差分をとる構成としてもよい。
[0086]
上記動作は、任意の画素100を対象とすることができる。読み出しの対象でない画素100には、図6のタイミングチャートで示すように、配線111が供給する電位を“L”とし、トランジスタ105を導通させるための電位を供給しなければよい。
[0087]
なお、読み出しの対象でない画素100でも読み出しの対象の画素100と同様に蓄積動作は行われる。したがって、すべての画素100では撮像動作が行われており、配線111から“W base“を供給してトランジスタ105を導通させることで、すべての画素100から撮像データを読み出すことができる。つまり、本発明の一態様の撮像装置では、通常の撮像動作を行うこともできる。
[0088]
また、本発明の一態様の撮像装置では、配線112に供給される行の選択信号と、配線111から供給される“W base“で画素100の選択が行われる。したがって、すべての画素ブロック200の中から、任意の画素ブロック200を選択して読み出しを行うことができる。選択した画素ブロック200以外の画素ブロック200が有する画素100では、トランジスタ105が非導通状態であるため、不要な電力消費を抑えることができる。
[0089]
例えば、図7Aに示すように、画素アレイ300中の一領域にある複数の画素ブロック200(画素ブロック200sとして図示)を選択的に読み出すことができる。または、図7Bに示すように、画素アレイ300中の異なる二つの領域にある複数の画素ブロック200(画素ブロック200sとして図示)を選択的に読み出すことができる。なお、選択的に読み出せる領域は、さらに多くてもよい。例えば、快晴の空を飛ぶ鳥や飛行機のように、取得した画像の一部を対象としたい場合などに有効である。
[0090]
なお、画素ブロック200では、隣り合う画素ブロック200同士で画素100を共有してもよい。例えば、画素100においては、図8Aに示すように、トランジスタ105と同様の出力が可能なトランジスタ107を設ける。トランジスタ107のゲートはトランジスタ105のゲートと電気的に接続され、ソースまたはドレインの一方は配線118と電気的に接続される。
[0091]
配線118は、隣り合う画素ブロックと接続される回路201との電気的な接続に利用される。図8Bは、隣り合う画素ブロック200(画素ブロック200a、200b)における画素100(画素100a、100b、100c、100d、100e、100f、100g、100h)および当該画素ブロック200と接続される回路201(回路201a、201b)との接続の形態を示す図である。
[0092]
画素ブロック200aにおいて、画素100a、100b、100c、100dは、配線113を介して回路201aと電気的に接続される。また、画素100eおよび100gは、配線118を介して回路201aと電気的に接続される。
[0093]
画素ブロック200bにおいて、画素100e、100f、100g、100hは、配線113を介して回路201bと電気的に接続される。また、画素100bおよび100dは、配線118を介して回路201bと電気的に接続される。
[0094]
つまり、画素ブロック200aおよび画素ブロック200bにおいては、画素100b、100d、100e、100gを共有しているといえる。このような形態とすることで、画素ブロック200間のネットワークを密にすることができ、画像解析などの精度を向上させることができる。
[0095]
重み係数は、図1に示す回路304から配線111に出力することができ、フレーム期間内に1回以上重み係数を書き換えることが好ましい。回路304としてはデコーダまたはシフトレジスタを用いることができる。また、回路304は、D/AコンバータやSRAMを有していてもよい。
[0096]
また、重み係数を入力する画素100を選択する配線112には、回路303から信号を出力することができる。回路303には、デコーダまたはシフトレジスタを用いることができる。
[0097]
図9Aは、回路201と接続する回路301および回路302を説明する図である。回路201から出力される積和演算結果のデータは、回路301に順次入力される。回路301には、前述したデータAとデータBとの差分を演算する機能のほかに、様々な演算機能を有していてもよい。例えば、回路301は、回路201と同等の構成とすることができる。または、回路301の機能をソフトウェア処理で代替えしてもよい。
[0098]
また、回路301は活性化関数の演算を行う回路を有していてもよい。当該回路には、例えばコンパレータ回路を用いることができる。コンパレータ回路では、入力されたデータと、設定されたしきい値とを比較した結果を2値データとして出力する。すなわち、画素ブロック200および回路301はニューラルネットワークの一部の要素として作用することができる。
[0099]
また、画素ブロック200が出力するデータは複数ビットの画像データに相当するが、回路301で2値化できる場合は、画像データを圧縮しているともいえる。
[0100]
回路301から出力されたデータは、回路302に順次入力される。回路302は、例えばラッチ回路およびシフトレジスタなどを有する構成とすることができる。当該構成によって、パラレルシリアル変換を行うことができ、並行して入力されたデータを配線311にシリアルデータとして出力することができる。配線311の接続先は限定されない。例えば、ニューラルネットワーク、記憶装置、通信装置などと接続することができる。
[0101]
また、図9Bに示すように、回路302はニューラルネットワークを有していてもよい。当該ニューラルネットワークは、マトリクス状に配置されたメモリセルを有し、各メモリセルには重み係数が保持されている。回路301から出力されたデータはメモリセル320にそれぞれ入力され、積和演算を行うことができる。なお、図9Bに示すメモリセルの数は一例であり、限定されない。
[0102]
図9Bに示すニューラルネットワークは、マトリクス状に設置されたメモリセル320および参照メモリセル325と、回路330と、回路350と、回路360と、回路370を有する。
[0103]
図10にメモリセル320および参照メモリセル325の一例を示す。参照メモリセル325は、任意の一列に設けられる。メモリセル320および参照メモリセル325は同様の構成を有し、トランジスタ161と、トランジスタ162と、キャパシタ163と、を有する。
[0104]
トランジスタ161のソースまたはドレインの一方は、トランジスタ162のゲートと電気的に接続される。トランジスタ162のゲートは、キャパシタ163の一方の電極と電気的に接続される。ここで、トランジスタ161のソースまたはドレインの一方、トランジスタ162のゲート、キャパシタ163の一方の電極が接続される点をノードNMとする。
[0105]
トランジスタ161のゲートは、配線WLと電気的に接続される。キャパシタ163の他方の電極は、配線RWと電気的に接続される。トランジスタ162のソースまたはドレインの一方は、GND配線等の基準電位配線と電気的に接続される。
[0106]
メモリセル320において、トランジスタ161のソースまたはドレインの他方は、配線WDと電気的に接続される。トランジスタ162のソースまたはドレインの他方は、配線BLと電気的に接続される。
[0107]
参照メモリセル325において、トランジスタ161のソースまたはドレインの他方は、配線WDrefと電気的に接続される。トランジスタ162のソースまたはドレインの他方は、配線BLrefと電気的に接続される。
[0108]
配線WLは、回路330と電気的に接続される。回路330にはデコーダまたはシフトレジスタなどを用いることができる。
[0109]
配線RWは、回路301と電気的に接続される。各メモリセルには、回路301から出力された2値のデータが書き込まれる。なお、回路301と各メモリセルとの間にシフトレジスタなどの順序回路を有していてもよい。
[0110]
配線WDおよび配線WDrefは、回路350と電気的に接続される。回路350には、デコーダまたはシフトレジスタなどを用いることができる。また、回路350は、D/AコンバータやSRAMを有していてもよい。回路350は、ノードNMに書き込まれる重み係数を出力することができる。
[0111]
配線BLおよび配線BLrefは、回路360と電気的に接続される。回路360は、回路201と同等の構成とすることができる。回路360により、積和演算結果からオフセット成分を除いた信号を得ることができる。
[0112]
回路360は、回路370と電気的に接続される。回路370は、活性化関数回路とも換言できる。活性化関数回路は、回路360から入力された信号を、あらかじめ定義された活性化関数に従って変換するための演算を行う機能を有する。活性化関数としては、例えば、シグモイド関数、tanh関数、softmax関数、ReLU関数、しきい値関数などを用いることができる。活性化関数回路によって変換された信号は、出力データとして外部に出力される。
[0113]
図11Aに示すように、ニューラルネットワークNNは、入力層IL、出力層OL、中間層(隠れ層)HLによって構成することができる。入力層IL、出力層OL、中間層HLは、それぞれ1または複数のニューロン(ユニット)を有する。なお、中間層HLは1層であってもよいし2層以上であってもよい。2層以上の中間層HLを有するニューラルネットワークはDNN(ディープニューラルネットワーク)と呼ぶこともできる。また、ディープニューラルネットワークを用いた学習は、深層学習と呼ぶこともできる。
[0114]
入力層ILの各ニューロンには、入力データが入力される。中間層HLの各ニューロンには、前層または後層のニューロンの出力信号が入力される。出力層OLの各ニューロンには、前層のニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロンと結合されていてもよいし(全結合)、一部のニューロンと結合されていてもよい。
[0115]
図11Bに、ニューロンによる演算の例を示す。ここでは、ニューロンNと、ニューロンNに信号を出力する前層の2つのニューロンを示している。ニューロンNには、前層のニューロンの出力x と、前層のニューロンの出力x が入力される。そして、ニューロンNにおいて、出力x と重みw の乗算結果(x )と出力x と重みw の乗算結果(x )の総和x +x が計算された後、必要に応じてバイアスbが加算され、値a=x +x +bが得られる。そして、値aは活性化関数hによって変換され、ニューロンNから出力信号y=ahが出力される。
[0116]
このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わせる演算、すなわち積和演算が含まれる(上記のx +x )。この積和演算は、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われてもよい。
[0117]
本発明の一態様では、ハードウェアとしてアナログ回路を用いて積和演算を行う。積和演算回路にアナログ回路を用いる場合、積和演算回路の回路規模の縮小、または、メモリへのアクセス回数の減少による処理速度の向上および消費電力の低減を図ることができる。
[0118]
積和演算回路は、OSトランジスタを有する構成とすることが好ましい。OSトランジスタはオフ電流が極めて小さいため、積和演算回路のアナログメモリを構成するトランジスタとして好適である。なお、SiトランジスタとOSトランジスタの両方を用いて積和演算回路を構成してもよい。
[0119]
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
[0120]
(実施の形態2)
本実施の形態では、本発明の一態様の撮像装置の構造例などについて説明する。
[0121]
図12A、図12Bに、撮像装置が有する画素の構造を例示する。図12Aに示す画素は、層561および層562の積層構造である例である。
[0122]
層561は、光電変換デバイス101を有する。光電変換デバイス101は、図12Cに示すように層565aと、層565bと、層565cとの積層とすることができる。
[0123]
図12Cに示す光電変換デバイス101はpn接合型フォトダイオードであり、例えば、層565aにp 型半導体、層565bにn型半導体、層565cにn 型半導体を用いることができる。または、層565aにn 型半導体、層565bにp型半導体、層565cにp 型半導体を用いてもよい。または、層565bをi型半導体としたpin接合型フォトダイオードであってもよい。
[0124]
上記pn接合型フォトダイオードまたはpin接合型フォトダイオードは、単結晶シリコンを用いて形成することができる。また、pin接合型フォトダイオードとしては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの薄膜を用いて形成することもできる。
[0125]
また、層561が有する光電変換デバイス101は、図12Dに示すように、層566aと、層566bと、層566cと、層566dとの積層としてもよい。図12Dに示す光電変換デバイス101はアバランシェフォトダイオードの一例であり、層566a、層566dは電極に相当し、層566b、566cは光電変換部に相当する。
[0126]
層566aは、低抵抗の金属層などとすることが好ましい。例えば、アルミニウム、チタン、タングステン、タンタル、銀またはそれらの積層を用いることができる。
[0127]
層566dは、可視光(Light)に対して高い透光性を有する導電層を用いることが好ましい。例えば、インジウム酸化物、錫酸化物、亜鉛酸化物、インジウム−錫酸化物、ガリウム−亜鉛酸化物、インジウム−ガリウム−亜鉛酸化物、またはグラフェンなどを用いることができる。なお、層566dを省く構成とすることもできる。
[0128]
光電変換部の層566b、566cは、例えばセレン系材料を光電変換層としたpn接合型フォトダイオードの構成とすることができる。層566bとしてはp型半導体であるセレン系材料を用い、層566cとしてはn型半導体であるガリウム酸化物などを用いることが好ましい。
[0129]
セレン系材料を用いた光電変換デバイスは、可視光に対する外部量子効率が高い特性を有する。当該光電変換デバイスでは、アバランシェ増倍を利用することにより、入射される光(Light)の量に対する電子の増幅を大きくすることができる。また、セレン系材料は光吸収係数が高いため、光電変換層を薄膜で作製できるなどの生産上の利点を有する。セレン系材料の薄膜は、真空蒸着法またはスパッタ法などを用いて形成することができる。
[0130]
セレン系材料としては、単結晶セレンや多結晶セレンなどの結晶性セレン、非晶質セレン、銅、インジウム、セレンの化合物(CIS)、または、銅、インジウム、ガリウム、セレンの化合物(CIGS)などを用いることができる。
[0131]
n型半導体は、バンドギャップが広く、可視光に対して透光性を有する材料で形成することが好ましい。例えば、亜鉛酸化物、ガリウム酸化物、インジウム酸化物、錫酸化物、またはそれらが混在した酸化物などを用いることができる。また、これらの材料は正孔注入阻止層としての機能も有し、暗電流を小さくすることもできる。
[0132]
また、層561が有する光電変換デバイス101は、図12Eに示すように、層567aと、層567bと、層567cと、層567dと、層567eとの積層としてもよい。図12Eに示す光電変換デバイス101は有機光導電膜の一例であり、層567a、層567eは電極に相当し、層567b、567c、567dは光電変換部に相当する。
[0133]
光電変換部の層567b、567dのいずれか一方はホール輸送層、他方は電子輸送層とすることができる。また、層567cは光電変換層とすることができる。
[0134]
ホール輸送層としては、例えば酸化モリブデンなどを用いることができる。電子輸送層としては、例えば、C60、C70などのフラーレン、またはそれらの誘導体などを用いることができる。
[0135]
光電変換層としては、n型有機半導体およびp型有機半導体の混合層(バルクヘテロ接合構造)を用いることができる。
[0136]
図12Aに示す層562としては、例えばシリコン基板を用いることができる。当該シリコン基板は、Siトランジスタ等を有する。当該Siトランジスタを用いて、画素回路の他、当該画素回路を駆動する回路、画像信号の読み出し回路、画像処理回路、記憶回路等を設けることができる。具体的には、実施の形態1で説明した画素回路および周辺回路(画素100、回路201、301、302、303、304など)が有する一部または全てのトランジスタを層562に設けることができる。
[0137]
また、画素は、図12Bに示すように層561、層563および層562の積層構造を有していてもよい。
[0138]
層563は、OSトランジスタを有することができる。このとき、層562は、Siトランジスタを有していてもよい。また、実施の形態1で説明した周辺回路が有する一部のトランジスタを層563に設けてもよい。
[0139]
当該構成とすることで、画素回路を構成する要素および周辺回路を複数の層に分散させ、当該要素同士または当該要素と当該周辺回路を重ねて設けることができるため、撮像装置の面積を小さくすることができる。なお、図12Bの構成において、層562を支持基板とし、層561および層563に画素100および周辺回路を設けてもよい。
[0140]
OSトランジスタに用いる半導体材料としては、エネルギーギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である金属酸化物を用いることができる。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するCAAC−OS(C−Asis Aligned Crystalline Oxide Semiconductor)またはCAC−OSなどを用いることができる。CAAC−OSは結晶を構成する原子が安定であり、信頼性を重視するトランジスタなどに適する。また、CAC−OSは、高移動度特性を示すため、高速駆動を行うトランジスタなどに適する。
[0141]
OSトランジスタは半導体層のエネルギーギャップが大きいため、数yA/μm(チャネル幅1μmあたりの電流値)という極めて低いオフ電流特性を示す。また、OSトランジスタは、インパクトイオン化、アバランシェ降伏、および短チャネル効果などが生じないなどSiトランジスタとは異なる特徴を有し、高耐圧で信頼性の高い回路を形成することができる。また、Siトランジスタでは問題となる結晶性の不均一性に起因する電気特性のばらつきもOSトランジスタでは生じにくい。
[0142]
OSトランジスタが有する半導体層は、例えばインジウム、亜鉛およびM(アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属)を含むIn−M−Zn系酸化物で表記される膜とすることができる。In−M−Zn系酸化物は、代表的には、スパッタリング法で形成することができる。または、ALD(Atomic layer deposition)法を用いて形成してもよい。
[0143]
In−M−Zn系酸化物をスパッタリング法で形成するために用いるスパッタリングターゲットの金属元素の原子数比は、In≧M、Zn≧Mを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=3:1:2、In:M:Zn=4:2:3、In:M:Zn=4:2:4.1、In:M:Zn=5:1:6、In:M:Zn=5:1:7、In:M:Zn=5:1:8等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス40%の変動を含む。
[0144]
半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キャリア密度が1×10 17/cm 以下、好ましくは1×10 15/cm 以下、さらに好ましくは1×10 13/cm 以下、より好ましくは1×10 11/cm 以下、さらに好ましくは1×10 10/cm 未満であり、1×10 −9/cm 以上のキャリア密度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は欠陥準位密度が低く、安定な特性を有する酸化物半導体であるといえる。
[0145]
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性(電界効果移動度、しきい値電圧等)に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
[0146]
半導体層を構成する酸化物半導体において、第14族元素の一つであるシリコンや炭素が含まれると、酸素欠損が増加し、n型化してしまう。このため、半導体層におけるシリコンや炭素の濃度(二次イオン質量分析法により得られる濃度)を、2×10 18atoms/cm 以下、好ましくは2×10 17atoms/cm 以下とする。
[0147]
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半導体層におけるアルカリ金属またはアルカリ土類金属の濃度(二次イオン質量分析法により得られる濃度)を、1×10 18atoms/cm 以下、好ましくは2×10 16atoms/cm 以下にする。
[0148]
また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が生じてキャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における窒素濃度(二次イオン質量分析法により得られる濃度)は、5×10 18atoms/cm 以下にすることが好ましい。
[0149]
また、半導体層を構成する酸化物半導体に水素が含まれていると、金属原子と結合する酸素と反応して水になるため、酸化物半導体中に酸素欠損を形成する場合がある。酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。したがって、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。
[0150]
酸素欠損に水素が入った欠陥は、酸化物半導体のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、酸化物半導体においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、酸化物半導体のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
[0151]
よって、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる水素濃度を、1×10 20atoms/cm 未満、好ましくは1×10 19atoms/cm 未満、より好ましくは5×10 18atoms/cm 未満、さらに好ましくは1×10 18atoms/cm 未満とする。水素などの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
[0152]
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、c軸に配向した結晶を有するCAAC−OS、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、CAAC−OSは最も欠陥準位密度が低い。
[0153]
非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造の酸化物半導体膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
[0154]
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、CAAC−OSの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
[0155]
以下では、非単結晶の半導体層の一態様であるCAC(Cloud−Aligned Composite)−OSの構成について説明する。
[0156]
CAC−OSとは、例えば、酸化物半導体を構成する元素が、0.5nm以上10nm以下、好ましくは、1nm以上2nm以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、0.5nm以上10nm以下、好ましくは、1nm以上2nm以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
[0157]
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
[0158]
例えば、In−Ga−Zn酸化物におけるCAC−OS(CAC−OSの中でもIn−Ga−Zn酸化物を、特にCAC−IGZOと呼称してもよい。)とは、インジウム酸化物(以下、InO X1(X1は0よりも大きい実数)とする。)、またはインジウム亜鉛酸化物(以下、In X2Zn Y2Z2(X2、Y2、およびZ2は0よりも大きい実数)とする。)と、ガリウム酸化物(以下、GaO X3(X3は0よりも大きい実数)とする。)、またはガリウム亜鉛酸化物(以下、Ga X4Zn Y4Z4(X4、Y4、およびZ4は0よりも大きい実数)とする。)などと、に材料が分離することでモザイク状となり、モザイク状のInO X1、またはIn X2Zn Y2Z2が、膜中に均一に分布した構成(以下、クラウド状ともいう。)である。
[0159]
つまり、CAC−OSは、GaO X3が主成分である領域と、In X2Zn Y2Z2、またはInO X1が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第1の領域の元素Mに対するInの原子数比が、第2の領域の元素Mに対するInの原子数比よりも大きいことを、第1の領域は、第2の領域と比較して、Inの濃度が高いとする。
[0160]
なお、IGZOは通称であり、In、Ga、Zn、およびOによる1つの化合物をいう場合がある。代表例として、InGaO (ZnO) m1(m1は自然数)、またはIn (1+x0)Ga (1−x0)(ZnO) m0(−1≦x0≦1、m0は任意数)で表される結晶性の化合物が挙げられる。
[0161]
上記結晶性の化合物は、単結晶構造、多結晶構造、またはCAAC構造を有する。なお、CAAC構造とは、複数のIGZOのナノ結晶がc軸配向を有し、かつa−b面においては配向せずに連結した結晶構造である。
[0162]
一方、CAC−OSは、酸化物半導体の材料構成に関する。CAC−OSとは、In、Ga、Zn、およびOを含む材料構成において、一部にGaを主成分とするナノ粒子状に観察される領域と、一部にInを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、CAC−OSにおいて、結晶構造は副次的な要素である。
[0163]
なお、CAC−OSは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Inを主成分とする膜と、Gaを主成分とする膜との2層からなる構造は、含まない。
[0164]
なお、GaO X3が主成分である領域と、In X2Zn Y2Z2、またはInO X1が主成分である領域とは、明確な境界が観察できない場合がある。
[0165]
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、CAC−OSは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にInを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
[0166]
CAC−OSは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、CAC−OSをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス(代表的にはアルゴン)、酸素ガス、および窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を0%以上30%未満、好ましくは0%以上10%以下とすることが好ましい。
[0167]
CAC−OSは、X線回折(XRD:X−ray diffraction)測定法のひとつであるOut−of−plane法によるθ/2θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、X線回折測定から、測定領域のa−b面方向、およびc軸方向の配向は見られないことが分かる。
[0168]
また、CAC−OSは、プローブ径が1nmの電子線(ナノビーム電子線ともいう。)を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域(リング領域)と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、CAC−OSの結晶構造が、平面方向、および断面方向において、配向性を有さないnc(nano−crystal)構造を有することがわかる。
[0169]
また、例えば、In−Ga−Zn酸化物におけるCAC−OSでは、エネルギー分散型X線分光法(EDX:Energy Dispersive X−ray spectroscopy)を用いて取得したEDXマッピングにより、GaO X3が主成分である領域と、In X2Zn Y2Z2、またはInO X1が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
[0170]
CAC−OSは、金属元素が均一に分布したIGZO化合物とは異なる構造であり、IGZO化合物と異なる性質を有する。つまり、CAC−OSは、GaO X3などが主成分である領域と、In X2Zn Y2Z2、またはInO X1が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
[0171]
ここで、In X2Zn Y2Z2、またはInO X1が主成分である領域は、GaO X3などが主成分である領域と比較して、導電性が高い領域である。つまり、In X2Zn Y2Z2、またはInO X1が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。したがって、In X2Zn Y2Z2、またはInO X1が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度(μ)が実現できる。
[0172]
一方、GaO X3などが主成分である領域は、In X2Zn Y2Z2、またはInO X1が主成分である領域と比較して、絶縁性が高い領域である。つまり、GaO X3などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
[0173]
したがって、CAC−OSを半導体素子に用いた場合、GaO X3などに起因する絶縁性と、In X2Zn Y2Z2、またはInO X1に起因する導電性とが、相補的に作用することにより、高いオン電流(I on)、および高い電界効果移動度(μ)を実現することができる。
[0174]
また、CAC−OSを用いた半導体素子は、信頼性が高い。したがって、CAC−OSは、様々な半導体装置の構成材料として適している。
[0175]
なお、層563は、Siトランジスタを有する構成としてもよい。例えば、層563には、画素回路を構成する要素を設けることができる。また、層562には、当該画素回路を駆動する回路、画像信号の読み出し回路、画像処理回路、記憶回路等を設けることができる。
[0176]
このとき、層562および層563は、Siトランジスタを有する層のスタック構造となる。また、層561にシリコンを光電変換層とするpn接合型フォトダイオードを用いれば、すべてをSiデバイスで形成することができる。
[0177]
図13Aは、図12Aに示す画素の断面の一例を説明する図である。層561は光電変換デバイス101として、シリコンを光電変換層とするpn接合型フォトダイオードを有する。層562はSiトランジスタを有し、図13Aでは、画素回路を構成するトランジスタ102、105を例示する。
[0178]
光電変換デバイス101において、層565aはp 型領域、層565bはn型領域、層565cはn 型領域とすることができる。また、層565bには、電源線と層565cとを接続するための領域536が設けられる。例えば、領域536はp 型領域とすることができる。
[0179]
図13Aに示すSiトランジスタはシリコン基板540にチャネル形成領域を有するフィン型であり、チャネル幅方向の断面を図14Aに示す。Siトランジスタは、図14Bに示すようにプレーナー型であってもよい。
[0180]
または、図14Cに示すように、シリコン薄膜の半導体層545を有するトランジスタであってもよい。半導体層545は、例えば、シリコン基板540上の絶縁層546上に形成された単結晶シリコン(SOI(Silicon on Insulator))とすることができる。
[0181]
図13Aでは、層561が有する要素と層562が有する要素との電気的な接続を貼り合わせ技術で得る構成例を示している。
[0182]
層561には、絶縁層542、導電層533および導電層534が設けられる。導電層533および導電層534は、絶縁層542に埋設された領域を有する。導電層533は、層565aと電気的に接続される。導電層534は、領域536と電気的に接続される。また、絶縁層542、導電層533および導電層534の表面は、それぞれ高さが一致するように平坦化されている。
[0183]
層562には、絶縁層541、導電層531および導電層532が設けられる。導電層531および導電層532は、絶縁層541に埋設された領域を有する。導電層532は、電源線と電気的に接続される。導電層531は、トランジスタ102のソースまたはドレインと電気的に接続される。また、絶縁層541、導電層531および導電層532の表面は、それぞれ高さが一致するように平坦化されている。
[0184]
ここで、導電層531および導電層533は、主成分が同一の金属元素であることが好ましい。導電層532および導電層534は、主成分が同一の金属元素であることが好ましい。また、絶縁層541および絶縁層542は、同一の成分で構成されていることが好ましい。
[0185]
例えば、導電層531、532、533、534には、Cu、Al、Sn、Zn、W、Ag、PtまたはAuなどを用いることができる。接合のしやすさから、好ましくはCu、Al、W、またはAuを用いる。また、絶縁層541、542には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、窒化チタンなどを用いることができる。
[0186]
つまり、導電層531および導電層533の組み合わせと、導電層532および導電層534の組み合わせのそれぞれに、上記に示す同一の金属材料を用いることが好ましい。また、絶縁層541および絶縁層542のそれぞれに、上記に示す同一の絶縁材料を用いることが好ましい。当該構成とすることで、層561と層562の境を接合位置とする、貼り合わせを行うことができる。
[0187]
当該貼り合わせによって、導電層531および導電層533の組み合わせと、導電層532および導電層534の組み合わせのそれぞれの電気的な接続を得ることができる。また、絶縁層541および絶縁層542の機械的な強度を有する接続を得ることができる。
[0188]
金属層同士の接合には、表面の酸化膜および不純物の吸着層などをスパッタリング処理などで除去し、清浄化および活性化した表面同士を接触させて接合する表面活性化接合法を用いることができる。または、温度と圧力を併用して表面同士を接合する拡散接合法などを用いることができる。どちらも原子レベルでの結合が起こるため、電気的だけでなく機械的にも優れた接合を得ることができる。
[0189]
また、絶縁層同士の接合には、研磨などによって高い平坦性を得たのち、酸素プラズマ等で親水性処理をした表面同士を接触させて仮接合し、熱処理による脱水で本接合を行う親水性接合法などを用いることができる。親水性接合法も原子レベルでの結合が起こるため、機械的に優れた接合を得ることができる。
[0190]
層561と、層562を貼り合わせる場合、それぞれの接合面には絶縁層と金属層が混在するため、例えば、表面活性化接合法および親水性接合法を組み合わせて行えばよい。
[0191]
例えば、研磨後に表面を清浄化し、金属層の表面に酸化防止処理を行ったのちに親水性処理を行って接合する方法などを用いることができる。また、金属層の表面をAuなどの難酸化性金属とし、親水性処理を行ってもよい。なお、上述した方法以外の接合方法を用いてもよい。
[0192]
図13Bは、図12Aに示す画素の層561にセレン系材料を光電変換層とするpn接合型フォトダイオードを用いた場合の断面図である。一方の電極として層566aと、光電変換層として層566b、566cと、他方の電極として層566dを有する。
[0193]
この場合、層561は、層562上に直接形成することができる。層566aは、トランジスタ102のソースまたはドレインと電気的に接続される。層566dは、導電層539を介して電源線と電気的に接続される。なお、層561に有機光導電膜を用いた場合もトランジスタとの接続形態は同様となる。
[0194]
図15Aは、図12Bに示す画素の断面の一例を説明する図である。層561は光電変換デバイス101として、シリコンを光電変換層とするpn接合型フォトダイオードを有する。層562はSiトランジスタを有し、図15Aでは、画素回路を構成するトランジスタ105を例示する。層563はOSトランジスタを有し、画素回路を構成するトランジスタ102、103を例示する。層561と層563とは、貼り合わせで電気的な接続を得る構成例を示している。
[0195]
図16AにOSトランジスタの詳細を示す。図16Aに示すOSトランジスタは、酸化物半導体層および導電層の積層上に絶縁層を設け、当該半導体層に達する溝を設けることでソース電極705およびドレイン電極706を形成するセルフアライン型の構成である。
[0196]
OSトランジスタは、酸化物半導体層に形成されるチャネル形成領域、ソース領域703およびドレイン領域704のほか、ゲート電極701、ゲート絶縁膜702を有する構成とすることができる。当該溝には少なくともゲート絶縁膜702およびゲート電極701が設けられる。当該溝には、さらに酸化物半導体層707が設けられていてもよい。
[0197]
OSトランジスタは、図16Bに示すように、ゲート電極701をマスクとして半導体層にソース領域およびドレイン領域を形成するセルフアライン型の構成としてもよい。
[0198]
または、図16Cに示すように、ソース電極705またはドレイン電極706とゲート電極701とが重なる領域を有するノンセルフアライン型のトップゲート型トランジスタであってもよい。
[0199]
トランジスタ102,103はバックゲート535を有する構造を示しているが、バックゲートを有さない構造であってもよい。バックゲート535は、図16Dに示すトランジスタのチャネル幅方向の断面図のように、対向して設けられるトランジスタのフロントゲートと電気的に接続してもよい。なお、図16Dは図16Aのトランジスタを例として示しているが、その他の構造のトランジスタも同様である。また、バックゲート535にフロントゲートとは異なる固定電位を供給することができる構成であってもよい。
[0200]
OSトランジスタが形成される領域とSiトランジスタが形成される領域との間には、水素の拡散を防止する機能を有する絶縁層543が設けられる。トランジスタ105のチャネル形成領域近傍に設けられる絶縁層中の水素は、シリコンのダングリングボンドを終端する。一方、トランジスタ102、103のチャネル形成領域の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。
[0201]
絶縁層543により、一方の層に水素を閉じ込めることでトランジスタ105の信頼性を向上させることができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ102、103の信頼性も向上させることができる。
[0202]
絶縁層543としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア(YSZ)等を用いることができる。
[0203]
図15Bは、図12Bに示す画素の層561にセレン系材料を光電変換層とするpn接合型フォトダイオードを用いた場合の断面図である。層561は、層563上に直接形成することができる。層561、562、563の詳細は、前述の説明を参照できる。なお、層561に有機光導電膜を用いた場合もトランジスタとの接続形態は同様となる。
[0204]
図17は、図12Bに示す画素について、図15Aとは異なる例を説明する図である。図17に示す構成では、層561、層563および層562のすべてにSiデバイスが設けられ、それぞれが貼り合わせで接合された構成を有する。
[0205]
層561は光電変換デバイス101として、シリコンを光電変換層とするpn接合型フォトダイオードを有する。
[0206]
層563は、シリコン基板540に設けられたSiトランジスタを有する。図17に例示するトランジスタ102、105は、画素回路の構成要素の一部である。
[0207]
層562は、シリコン基板550に設けられたSiトランジスタを有する。図17に例示するトランジスタ141、142は、画素回路と電気的に接続する回路の構成要素の一部である。
[0208]
層563に設けられた絶縁層541には、導電層531b、導電層532bおよび導電層554が埋設されている。導電層531b、導電層532bおよび導電層554は、絶縁層541と高さが一致するように平坦化されている。
[0209]
導電層531bは、導電層531aと電気的に接続される。導電層531aおよび導電層531bは、図13Aの構成における導電層531と同等の機能を有する。また、導電層531aおよび導電層531bは、導電層531と同じ材料を用いて形成することができる。導電層531bは、層561が有する導電層533と貼り合わせによって電気的に接続される。
[0210]
導電層532bは、導電層532aと電気的に接続される。導電層532aおよび導電層532bは、図13Aの構成における導電層532と同等の機能を有する。また、導電層532aおよび導電層532bは、導電層532と同じ材料を用いて形成することができる。導電層532bは、層561が有する導電層534と貼り合わせによって電気的に接続される。
[0211]
導電層554は、導電層551および導電層552と電気的に接続される。導電層552は、層563が有する画素回路と接続する配線と電気的に接続される。導電層551は、層562が有する回路と電気的に接続される。導電層554、導電層551および導電層552は、導電層531と同じ材料を用いて形成することができる。
[0212]
導電層551はシリコン基板540および絶縁層548に埋設された領域を有し、絶縁層548と高さが一致するように平坦化されている。また、導電層551は、シリコン基板540と絶縁するため、絶縁層560で覆われた領域を有する。
[0213]
導電層553は、層562に設けられた絶縁層547に埋設された領域を有し、絶縁層547と高さが一致するように平坦化されている。導電層553は、層562が有する回路と電気的に接続される。導電層553は、導電層531と同じ材料を用いて形成することができる。
[0214]
層563が有する絶縁層548と、層562が有する絶縁層547の貼り合わせによって、層563と層562は機械的な強度を有するように接合される。また、層563が有する導電層551と、層562が有する導電層553の貼り合わせによって、層563と層562は、電気的に接続される。
[0215]
なお、図17においては、導電層554と、導電層553とは、シリコン基板540を貫通する導電層551を介して接続する構成について説明したが、これに限定されない。例えば、シリコン基板540を貫通する導電層551を設けずに、導電層554と、導電層553とを、シリコン基板540の外側で接続する構成としてもよい。
[0216]
層562には、画素回路の駆動回路のほか、例えば、DRAM(Dynamic Random Access Memory)などの記憶回路、ニューラルネットワーク、通信回路などを設けてもよい。これらの回路を画素回路と重ねて配置することで遅延を緩和することができ、撮像、画像認識などを高速に行うことができる。
[0217]
また、本発明の一態様の画素は、図18Aに示すように、層561、層563、層562および層564の積層構造を有していてもよい。図18Bは、当該積層構造の一例を示す断面図である。
[0218]
層561は光電変換デバイス101として、シリコンを光電変換層とするpn接合型フォトダイオードを有する。層563および層562は、OSトランジスタを有する。層564は、シリコン基板590に設けられたSiトランジスタ143、144を有する。
[0219]
層563が有するOSトランジスタは、層561上に形成することができる。層563に設けられた絶縁層572には、トランジスタ102およびトランジスタ103と接続する導電層538が埋設されている。導電層538は、絶縁層572と高さが一致するように平坦化されている。
[0220]
層562が有するOSトランジスタは、層564上に形成することができる。層562に設けられた絶縁層571には、トランジスタ105と接続する導電層537が埋設されている。導電層537は、絶縁層571と高さが一致するように平坦化されている。
[0221]
導電層537および導電層538は、導電層531と同じ材料を用いて形成することができる。絶縁層571および絶縁層572は、絶縁層541と同じ材料を用いて形成することができる。
[0222]
層563が有する絶縁層572と、層562が有する絶縁層571の貼り合わせによって、層563と層562は機械的な強度を有するように接合される。また、層563が有する導電層538と、層562が有する導電層537の貼り合わせによって、層563と層562は、電気的に接続される。
[0223]
図18A、図18Bに示す構成は、4層(Siフォトダイオード\OSトランジスタ\OSトランジスタ\Siトランジスタ)の構成であるが、1回の貼り合わせ工程で形成することができる。OSトランジスタは、デバイスが形成されたシリコン基板上に積層して形成することができるため、貼り合わせ工程を削減することができる。
[0224]
なお、図18Bでは、層562および層563の両方に画素回路が有するトランジスタを例示したが、これに限らず、一方に画素回路、他方に記憶回路などが設けられていてもよい。また、層564には、画素回路の駆動回路のほか、例えば、DRAM(Dynamic Random Access Memory)などの記憶回路、ニューラルネットワーク、通信回路、CPUなどを設けてもよい。
[0225]
さらに、層564が有する回路の一部を層562に設けるOSトランジスタで構成してもよい。OSトランジスタはオフ電流が極めて小さいため、データ保持部と接続されるトランジスタに用いることで回路のデータ保持機能を高めることができる。したがって、記憶回路のリフレッシュ動作の頻度を少なくすることができ、消費電力を低減させることができる。
[0226]
また、OSトランジスタを用いて、ノーマリーオフCPU(「Noff−CPU」ともいう)を実現することができる。なお、Noff−CPUとは、ゲート電圧が0Vであっても非導通状態(オフ状態ともいう)であるノーマリーオフ型のトランジスタを含む集積回路である。
[0227]
Noff−CPUは、Noff−CPU内の動作不要な回路への電力供給を停止し、当該回路を待機状態にすることができる。電力供給が停止され、待機状態になった回路では電力が消費されない。よって、Noff−CPUは、電力使用量を最小限にすることができる。また、Noff−CPUは、電力供給が停止されても設定条件などの動作に必要な情報を長期間保持することができる。待機状態からの復帰は当該回路への電力供給を再開するだけでよく、設定条件などの再書き込みが不要である。すなわち、待機状態からの高速復帰が可能である。このように、Noff−CPUは、動作速度を大きく落とすことなく消費電力を低減できる。
[0228]
図19Aは、本発明の一態様の撮像装置の画素にカラーフィルタ等を付加した例を示す斜視図である。当該斜視図では、複数の画素の断面もあわせて図示している。光電変換デバイス101が形成される層561上には、絶縁層580が形成される。絶縁層580は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層してもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層してもよい。
[0229]
絶縁層580上には、遮光層581が形成されてもよい。遮光層581は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層581には、アルミニウム、タングステンなどの金属層を用いることができる。また、当該金属層と反射防止膜としての機能を有する誘電体膜を積層してもよい。
[0230]
絶縁層580および遮光層581上には、平坦化膜として有機樹脂層582を設けることができる。また、画素別にカラーフィルタ583(カラーフィルタ583a、583b、583c)が形成される。例えば、カラーフィルタ583a、583b、583cに、R(赤)、G(緑)、B(青)、Y(黄)、C(シアン)、M(マゼンタ)などの色を割り当てることにより、カラー画像を得ることができる。
[0231]
カラーフィルタ583上には、可視光に対して透光性を有する絶縁層586などを設けることができる。
[0232]
また、図19Bに示すように、カラーフィルタ583の代わりに光学変換層585を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
[0233]
例えば、光学変換層585に可視光線の波長以下の光を遮るフィルタを用いれば、赤外線撮像装置とすることができる。また、光学変換層585に近赤外線の波長以下の光を遮るフィルタを用いれば、遠赤外線撮像装置とすることができる。また、光学変換層585に可視光線の波長以上の光を遮るフィルタを用いれば、紫外線撮像装置とすることができる。
[0234]
また、光学変換層585にシンチレータを用いれば、X線撮像装置などに用いる放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したX線等の放射線がシンチレータに入射されると、フォトルミネッセンス現象により可視光線や紫外光線などの光(蛍光)に変換される。そして、当該光を光電変換デバイス101で検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
[0235]
シンチレータは、X線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Gd S:Tb、Gd S:Pr、Gd S:Eu、BaFCl:Eu、NaI、CsI、CaF 、BaF 、CeF 、LiF、LiI、ZnOなどを樹脂やセラミクスに分散させたものを用いることができる。
[0236]
なお、セレン系材料を用いた光電変換デバイス101においては、X線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
[0237]
また、図19Cに示すように、カラーフィルタ583上にマイクロレンズアレイ584を設けてもよい。マイクロレンズアレイ584が有する個々のレンズを通る光が直下のカラーフィルタ583を通り、光電変換デバイス101に照射されるようになる。また、図19Bに示す光学変換層585上にマイクロレンズアレイ584を設けてもよい。
[0238]
以下では、イメージセンサチップを収めたパッケージおよびカメラモジュールの一例について説明する。当該イメージセンサチップには、上記撮像装置の構成を用いることができる。
[0239]
図20A1は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ450(図20A3参照)を固定するパッケージ基板410、カバーガラス420および両者を接着する接着剤430等を有する。
[0240]
図20A2は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ440としたBGA(Ball grid array)を有する。なお、BGAに限らず、LGA(Land grid array)やPGA(Pin Grid Array)などを有していてもよい。
[0241]
図20A3は、カバーガラス420および接着剤430の一部を省いて図示したパッケージの斜視図である。パッケージ基板410上には電極パッド460が形成され、電極パッド460およびバンプ440はスルーホールを介して電気的に接続されている。電極パッド460は、イメージセンサチップ450とワイヤ470によって電気的に接続されている。
[0242]
また、図20B1は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ451を固定するパッケージ基板411、レンズカバー421、およびレンズ435等を有する。また、パッケージ基板411およびイメージセンサチップ451(図20B3参照)の間には撮像装置の駆動回路および信号変換回路などの機能を有するICチップ490(図20B3参照)も設けられており、SiP(System in package)としての構成を有している。
[0243]
図20B2は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板411の下面および側面には、実装用のランド441が設けられたQFN(Quad flat no−lead package)の構成を有する。なお、当該構成は一例であり、QFP(Quad flat package)や前述したBGAが設けられていてもよい。
[0244]
図20B3は、レンズカバー421およびレンズ435の一部を省いて図示したモジュールの斜視図である。ランド441は電極パッド461と電気的に接続され、電極パッド461はイメージセンサチップ451またはICチップ490とワイヤ471によって電気的に接続されている。
[0245]
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
[0246]
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。
[0247]
(実施の形態3)
本発明の一態様に係る撮像装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図21A乃至図21Fに示す。
[0248]
図21Aは携帯電話機の一例であり、筐体981、表示部982、操作ボタン983、外部接続ポート984、スピーカ985、マイク986、カメラ987等を有する。当該携帯電話機は、表示部982にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部982に触れることで行うことができる。当該携帯電話機における画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
[0249]
図21Bは携帯データ端末であり、筐体911、表示部912、スピーカ913、カメラ919等を有する。表示部912が有するタッチパネル機能により情報の入出力を行うことができる。また、カメラ919で取得した画像から文字等を認識し、スピーカ913で当該文字を音声出力することができる。当該携帯データ端末における画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
[0250]
図21Cは監視カメラであり、支持台951、カメラユニット952、保護カバー953等を有する。カメラユニット952には回転機構などが設けられ、天井に設置することで全周囲の撮像が可能となる。当該カメラユニットにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
[0251]
図21Dはビデオカメラであり、第1筐体971、第2筐体972、表示部973、操作キー974、レンズ975、接続部976、スピーカ977、マイク978等を有する。操作キー974およびレンズ975は第1筐体971に設けられており、表示部973は第2筐体972に設けられている。当該ビデオカメラにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
[0252]
図21Eはデジタルカメラであり、筐体961、シャッターボタン962、マイク963、発光部967、レンズ965等を有する。当該デジタルカメラにおける画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
[0253]
図21Fは腕時計型の情報端末であり、表示部932、筐体兼リストバンド933、カメラ939等を有する。表示部932は、情報端末の操作を行うためのタッチパネルを備える。表示部932および筐体兼リストバンド933は可撓性を有し、身体への装着性が優れている。当該情報端末における画像取得のための要素に本発明の一態様の撮像装置およびその動作方法を適用することができる。
[0254]
本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

符号の説明

[0255]
100:画素、100a:画素、100b:画素、100c:画素、100d:画素、100e:画素、100f:画素、100g:画素、100h:画素、101:光電変換デバイス、102:トランジスタ、103:トランジスタ、104:キャパシタ、105:トランジスタ、106:トランジスタ、107:トランジスタ、108:トランジスタ、111:配線、112:配線、113:配線、114:配線、115:配線、116:配線、117:配線、118:配線、119:配線、120:配線、141:トランジスタ、142:トランジスタ、161:トランジスタ、162:トランジスタ、163:キャパシタ、200:画素ブロック、200a:画素ブロック、200b:画素ブロック、200s:画素ブロック、201:回路、201a:回路、201b:回路、202:キャパシタ、203:トランジスタ、204:トランジスタ、205:トランジスタ、206:トランジスタ、207:抵抗、211:配線、212:配線、213:配線、215:配線、216:配線、217:配線、218:配線、219:配線、300:画素アレイ、301:回路、302:回路、303:回路、304:回路、311:配線、320:メモリセル、325:参照メモリセル、330:回路、350:回路、360:回路、370:回路、410:パッケージ基板、411:パッケージ基板、420:カバーガラス、421:レンズカバー、430:接着剤、435:レンズ、440:バンプ、441:ランド、450:イメージセンサチップ、451:イメージセンサチップ、460:電極パッド、461:電極パッド、470:ワイヤ、471:ワイヤ、490:ICチップ、531:導電層、531a:導電層、531b:導電層、532:導電層、532a:導電層、532b:導電層、533:導電層、534:導電層、535:バックゲート、536:領域、537:導電層、538:導電層、539:導電層、540:シリコン基板、541:絶縁層、542:絶縁層、543:絶縁層、545:半導体層、546:絶縁層、547:絶縁層、548:絶縁層、550:シリコン基板、551:導電層、552:導電層、553:導電層、554:導電層、560:絶縁層、561:層、562:層、563:層、564:層、565a:層、565b:層、565c:層、566a:層、566b:層、566c:層、566d:層、567a:層、567b:層、567c:層、567d:層、567e:層、571:絶縁層、572:絶縁層、580:絶縁層、581:遮光層、582:有機樹脂層、583:カラーフィルタ、583a:カラーフィルタ、583b:カラーフィルタ、583c:カラーフィルタ、584:マイクロレンズアレイ、585:光学変換層、586:絶縁層、590:シリコン基板、701:ゲート電極、702:ゲート絶縁膜、703:ソース領域、704:ドレイン領域、705:ソース電極、706:ドレイン電極、707:酸化物半導体層、911:筐体、912:表示部、913:スピーカ、919:カメラ、932:表示部、933:筐体兼リストバンド、939:カメラ、951:支持台、952:カメラユニット、953:保護カバー、961:筐体、962:シャッターボタン、963:マイク、965:レンズ、967:発光部、971:筐体、972:筐体、973:表示部、974:操作キー、975:レンズ、976:接続部、977:スピーカ、978:マイク、981:筐体、982:表示部、983:操作ボタン、984:外部接続ポート、985:スピーカ、986:マイク、987:カメラ

請求の範囲

[請求項1]
 画素と、第1の回路と、第2の回路と、を有する撮像装置であって、
 前記第1の回路は、前記画素に第1の電位または第2の電位を供給する機能を有し、
 前記第2の電位は、前記第1の電位に重みが加算された電位であり、
 前記画素は、第1のデータを生成する機能を有し、
前記第1の回路から前記画素に前記第1の電位が供給されたとき、
 前記画素は、前記第1のデータと、前記第1の電位と、に基づいて第2のデータを前記第2の回路に出力する機能を有し、
前記第1の回路から前記画素に前記第2の電位が供給されたとき、
 前記画素は、前記第1のデータと、前記第2の電位と、に基づいて第3のデータを前記第2の回路に出力する機能を有し、
 前記第2の回路は、前記第2のデータと、前記第3のデータとの差分に相当する第4のデータを生成する機能を有する撮像装置。
[請求項2]
画素と、第1の回路と、第2の回路と、第3の回路と、を有する撮像装置であって、
前記第1の回路は、前記画素に第1の電位または第2の電位を供給する機能を有し、
前記第2の電位は、前記第1の電位に重みが加算された電位であり、
前記画素は、第1のデータまたは第2のデータを生成する機能を有し、
前記第1の回路から前記画素に前記第1の電位が供給されたとき、
前記画素は、前記第1のデータと、前記第1の電位と、に基づいて第3のデータを前記第2の回路に出力する機能を有し、
前記画素は、前記第2のデータと、前記第1の電位と、に基づいて第4のデータを前記第2の回路に出力する機能を有し、
前記第1の回路から前記画素に前記第2の電位が供給されたとき、
前記画素は、前記第1のデータと、前記第2の電位と、に基づいて第5のデータを前記第2の回路に出力する機能を有し、
前記画素は、前記第2のデータと、前記第2の電位と、に基づいて第6のデータを前記第2の回路に出力する機能を有し、
前記第2の回路は、前記第3のデータと、前記第4のデータとの差分に相当する第7のデータを生成し、前記第3の回路に出力する機能を有し、
前記第2の回路は、前記第5のデータと、前記第6のデータとの差分に相当する第8のデータを生成し、前記第3の回路に出力する機能を有し、
前記第3の回路は、前記第7のデータと、前記第8のデータとの差分に相当する第9のデータを生成する撮像装置。
[請求項3]
 請求項1または2において、
 前記画素は、光電変換デバイスと、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、第1のキャパシタと、を有し、
 前記光電変換デバイスの一方の電極は、前記第1のトランジスタのソースまたはドレインの一方と電気的に接続され、
 前記第1のトランジスタのソースまたはドレインの他方は、前記第2のトランジスタのソースまたはドレインの一方と電気的に接続され、
 前記第2のトランジスタのソースまたはドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、
 前記第3のトランジスタのゲートは、前記第1のキャパシタの一方の電極と電気的に接続され、
 前記第1のキャパシタの他方の電極は、前記第4のトランジスタのソースまたはドレインの一方と電気的に接続され、
 前記第4のトランジスタのソースまたはドレインの他方は、前記第1の回路と電気的に接続され、
 前記第3のトランジスタのソースまたはドレインの一方は、前記第2の回路と電気的に接続されている撮像装置。
[請求項4]
 請求項1または2において、
 前記画素は、光電変換デバイスと、第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、第4のトランジスタと、第1のキャパシタと、を有し、
 前記光電変換デバイスの一方の電極は、前記第1のトランジスタのソースまたはドレインの一方と電気的に接続され、
 前記第1のトランジスタのソースまたはドレインの他方は、前記第2のトランジスタのソースまたはドレインの一方と電気的に接続され、
 前記第2のトランジスタのソースまたはドレインの一方は、前記第3のトランジスタの第1のゲートと電気的に接続され、
 前記第3のトランジスタの第1のゲートは、前記第1のキャパシタの一方の電極と電気的に接続され、
 前記第1のキャパシタの他方の電極は、前記第1の回路と電気的に接続され、
 前記第3のトランジスタの第2のゲートは、第4のトランジスタのソースまたはドレインの一方と接続され、
 前記第3のトランジスタのソースまたはドレインの一方は、前記第2の回路と電気的に接続されている撮像装置
[請求項5]
 請求項4において、
 前記第1の回路は、
 前記第1のキャパシタの他方の電極に、前記第1の電位または前記第2の電位の一方を供給し、
 前記第4のトランジスタのソースまたはドレインの他方に、前記第1の電位または前記第2の電位の他方を供給する撮像装置。
[請求項6]
 請求項3乃至5のいずれか一項において、
 前記第3のトランジスタは、前記第1のキャパシタの他方の電極に前記第1の電位以上が供給されたときに導通状態となる撮像装置。
[請求項7]
 請求項1乃至6のいずれか一項において、
 前記第2の回路は、第5のトランジスタと、第6のトランジスタと、第7のトランジスタと、第8のトランジスタと、第2のキャパシタと、抵抗と、を有し、
 前記第2のキャパシタの一方の電極は、前記画素と電気的に接続され、
 前記第2のキャパシタの一方の電極は、前記抵抗と電気的に接続され、
 前記第2のキャパシタの他方の電極は、前記第5のトランジスタのソースまたはドレインの一方と電気的に接続され、
 前記第5のトランジスタのソースまたはドレインの一方は、前記第6のトランジスタのゲートと電気的に接続され、
 前記第6のトランジスタのソースまたはドレインの一方は、前記第7のトランジスタのソースまたはドレインの一方と電気的に接続され、
 前記第7のトランジスタのソースまたはドレインの一方は、前記第8のトランジスタのソースまたはドレインの一方と電気的に接続される撮像装置。
[請求項8]
 請求項1乃至7のいずれか一項において、
 前記画素が有するトランジスタは、チャネル形成領域に金属酸化物を有し、前記金属酸化物は、Inと、Znと、M(MはAl、Ti、Ga、Ge、Sn、Y、Zr、La、Ce、NdまたはHf)と、を有する撮像装置。
[請求項9]
 請求項1乃至8のいずれか一項に記載の撮像装置と、表示装置と、を有し、前記撮像装置が撮像した画像を前記表示装置で表示する電子機器。

図面

[ 図 1]

[ 図 2]

[ 図 3A]

[ 図 3B]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7A]

[ 図 7B]

[ 図 8A]

[ 図 8B]

[ 図 9A]

[ 図 9B]

[ 図 10]

[ 図 11A]

[ 図 11B]

[ 図 12A]

[ 図 12B]

[ 図 12C]

[ 図 12D]

[ 図 12E]

[ 図 13A]

[ 図 13B]

[ 図 14A]

[ 図 14B]

[ 図 14C]

[ 図 15A]

[ 図 15B]

[ 図 16A]

[ 図 16B]

[ 図 16C]

[ 図 16D]

[ 図 17]

[ 図 18A]

[ 図 18B]

[ 図 19A]

[ 図 19B]

[ 図 19C]

[ 図 20A1]

[ 図 20A2]

[ 図 20A3]

[ 図 20B1]

[ 図 20B2]

[ 図 20B3]

[ 図 21A]

[ 図 21B]

[ 図 21C]

[ 図 21D]

[ 図 21E]

[ 図 21F]