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1. WO2020245946 - 柱状半導体装置の製造方法

公開番号 WO/2020/245946
公開日 10.12.2020
国際出願番号 PCT/JP2019/022366
国際出願日 05.06.2019
予備審査請求日 18.10.2019
IPC
H01L 21/8244 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
701つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
771つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78複数の別個の装置に基板を分割することによるもの
82それぞれが複数の構成部品からなる装置,例.集積回路の製造
822基板がシリコン技術を用いる半導体であるもの
8232電界効果技術
8234MIS技術
8239メモリ構造
8244スタティックランダムアクセスメモリ構造(SRAM)
H01L 27/11 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
10複数の個々の構成部品を反復した形で含むもの
105電界効果構成部品を含むもの
11スタティックランダムアクセスメモリ構造
CPC
H01L 27/11
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
04the substrate being a semiconductor body
10including a plurality of individual components in a repetitive configuration
105including field-effect components
11Static random access memory structures
H01L 27/1104
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
04the substrate being a semiconductor body
10including a plurality of individual components in a repetitive configuration
105including field-effect components
11Static random access memory structures
1104the load element being a MOSFET transistor
H01L 29/66666
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; ; Multistep manufacturing processes therefor
66Types of semiconductor device ; ; Multistep manufacturing processes therefor
66007Multistep manufacturing processes
66075of devices having semiconductor bodies comprising group 14 or group 13/15 materials
66227the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
66409Unipolar field-effect transistors
66477with an insulated gate, i.e. MISFET
66666Vertical transistors
H01L 29/7827
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; ; Multistep manufacturing processes therefor
66Types of semiconductor device ; ; Multistep manufacturing processes therefor
68controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
76Unipolar devices ; , e.g. field effect transistors
772Field effect transistors
78with field effect produced by an insulated gate
7827Vertical transistors
Y10S 257/904
YSECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
10TECHNICAL SUBJECTS COVERED BY FORMER USPC
STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
257Active solid-state devices, e.g. transistors, solid-state diodes
903FET configuration adapted for use as static memory cell
904with passive components,, e.g. polysilicon resistors
出願人
  • ユニサンティス エレクトロニクス シンガポール プライベート リミテッド UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG]/[SG] (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JO, JP, KE, KG, KH, KM, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW)
  • 舛岡 富士雄 MASUOKA Fujio [JP]/[JP] (US)
  • 原田 望 HARADA Nozomu [JP]/[JP] (US)
発明者
  • 舛岡 富士雄 MASUOKA Fujio
  • 原田 望 HARADA Nozomu
代理人
  • 田中 伸一郎 TANAKA Shinichiro
  • 須田 洋之 SUDA Hiroyuki
優先権情報
公開言語 (言語コード) 日本語 (ja)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) METHOD FOR MANUFACTURING COLUMNAR SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEUR EN COLONNES
(JA) 柱状半導体装置の製造方法
要約
(EN) In the present invention, among Si columns 6a, 6b, 6c, gate TiN layers 24b of the Si columns 6b, 6c are in contact with each other in the vertical direction along the entire length of the channel. SiO2 layers 28a, 28b, 28c are formed so as to be separated from each other and surround the Si columns 6a, 6b, 6c, and also surround mask material layers 7a, 7b, 7c on top of the Si columns. Then, a SiN layer 29 is formed so as to surround the SiO2 layers 28a, 28b, 28c. The mask material layers 7a, 7b, 7c, and the SiO2 layers 28a, 28b, 28c are then removed. A selective epitaxial crystalline growth method is then used to form a P+ layer 32b and N+ layers 32a, 32c, the upper surfaces of which are lower than the upper surface position of the SiN layer 29, so as to surround the tops of the Si columns 6a, 6b, 6c.
(FR) Dans la présente invention, parmi des colonnes de Si 6a, 6b, 6c, des couches de TiN de grille 24b des colonnes de Si 6b, 6c sont en contact l'une avec l'autre dans la direction verticale sur toute la longueur du canal. Des couches de SiO2 28a, 28b, 28c sont formées de façon à être séparées l'une de l'autre et à entourer les colonnes de Si 6a, 6b, 6c, et à entourer également des couches de matériau de masque 7a, 7b, 7c présentes sur le sommet des colonnes de Si. Ensuite, une couche de SiN 29 est formée de façon à entourer les couches de SiO2 28a, 28b, 28c. Les couches de matériau de masque 7a, 7b, 7c et les couches de SiO2 28a, 28b, 28c sont ensuite éliminées. Un procédé de croissance cristalline épitaxiale sélective est ensuite utilisé pour former une couche P+ 32b et des couches N+ 32a, 32c, dont les surfaces supérieures sont plus basses que la position de surface supérieure de la couche de SiN 29, de façon à entourer les sommets des colonnes de Si 6a, 6b, 6c.
(JA) Si柱6a、6b、6cの内、Si柱6b、6cのゲートTiN層24bが、垂直方向において、チャネル長全体で接触している。Si柱6a、6b、6cと、その頂部上にある頂部上にマスク材料層7a、7b、7cと、を囲み、且つ互いに離れたSiO2層28a、28b、28cを形成する。そして、SiO2層28a、28b、28cを囲んでSiN層29を形成する。そして、マスク材料層7a、7b、7cとSiO2層28a、28b、28cと、を除去する。そして、選択エピタキシャル結晶成長法により、その上面がSiN層29の上面位置より低いP+層32b、N+層32a、32cをSi柱6a、6b、6cの頂部を囲んで形成する。
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