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1. WO2020245925 - 薄膜トランジスタおよびその製造方法、ならびに表示装置

公開番号 WO/2020/245925
公開日 10.12.2020
国際出願番号 PCT/JP2019/022220
国際出願日 04.06.2019
IPC
H01L 29/786 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
66半導体装置の型
68整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76ユニポーラ装置
772電界効果トランジスタ
78絶縁ゲートによって生じる電界効果を有するもの
786薄膜トランジスタ
CPC
H01L 29/786
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; ; Multistep manufacturing processes therefor
66Types of semiconductor device ; ; Multistep manufacturing processes therefor
68controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
76Unipolar devices ; , e.g. field effect transistors
772Field effect transistors
78with field effect produced by an insulated gate
786Thin film transistors, ; i.e. transistors with a channel being at least partly a thin film
出願人
  • 堺ディスプレイプロダクト株式会社 SAKAI DISPLAY PRODUCTS CORPORATION [JP]/[JP]
発明者
  • 大田 裕之 OHTA, Hiroyuki
代理人
  • 奥田 誠司 OKUDA Seiji
優先権情報
公開言語 (言語コード) 日本語 (ja)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) THIN FILM TRANSISTOR AND MANUFACTURING METHOD OF SAME, AND DISPLAY DEVICE
(FR) TRANSISTOR À COUCHES MINCES ET SON PROCÉDÉ DE FABRICATION, ET DISPOSITIF D’AFFICHAGE
(JA) 薄膜トランジスタおよびその製造方法、ならびに表示装置
要約
(EN) This thin film transistor 101 has: an active layer 7 that is supported on a substrate 1 and includes a first region 7S, a second region 7D, and a channel region 7C positioned between the first region and the second region; a gate electrode 11 that is disposed so as to overlap at least the channel region of the active layer 7 with a gate insulating layer 9 interposed therebetween; a source electrode 15s electrically connected to the first region 7S; and a drain electrode 15d electrically connected to the second region 7D. At least the channel region 7C of the active layer 7 has a laminated structure that includes a first metal layer m1 that is disposed on a lower oxide semiconductor layer 71 and substantially does not contain oxygen, and an upper oxide semiconductor layer 72 that is disposed on the first metal layer m1. The thickness of the first metal layer m1 is less than the thickness of the lower oxide semiconductor layer 71 or the upper oxide semiconductor 72.
(FR) L'invention concerne un transistor à couches minces 101 qui comporte : une couche active 7 qui est supportée sur un substrat 1 et comprend une première région 7S, une seconde région 7D, et une région de canal 7C positionnée entre la première région et la seconde région ; une électrode de grille 11 qui est disposée de manière à chevaucher au moins la région de canal de la couche active 7 avec une couche d'isolation de grille 9 interposée entre celles-ci ; une électrode de source 15s connectée électriquement à la première région 7S ; et une électrode de drain 15d connectée électriquement à la seconde région 7D. Au moins la région de canal 7C de la couche active 7 a une structure stratifiée qui comprend une première couche métallique m1 qui est disposée sur une couche semi-conductrice à oxyde inférieure 71 et ne contient sensiblement pas d'oxygène, et une couche semi-conductrice à oxyde supérieure 72 qui est disposée sur la première couche métallique m1. L'épaisseur de la première couche métallique m1 est inférieure à l'épaisseur de la couche semi-conductrice à oxyde inférieure 71 ou du semi-conducteur à oxyde supérieur 72.
(JA) 薄膜トランジスタ101は、基板1に支持され、かつ、第1領域7Sと、第2領域7Dと、第1領域および第2領域の間に位置するチャネル領域7Cとを含む、活性層7と、活性層7の少なくともチャネル領域に、ゲート絶縁層9を介して重なるように配置されたゲート電極11と、第1領域7Sに電気的に接続されたソース電極15sと、第2領域7Dに電気的に接続されたドレイン電極15dとを有し、活性層7の少なくともチャネル領域7Cは、下部酸化物半導体層71上に配置され、かつ、実質的に酸素を含まない第1の金属層m1と、第1の金属層m1上に配置された上部酸化物半導体層72とを含む積層構造を有し、第1の金属層m1の厚さは、下部酸化物半導体層71または上部酸化物半導体72の厚さよりも小さい。
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