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1. WO2020240728 - 半導体装置、および、半導体装置の製造方法

公開番号 WO/2020/240728
公開日 03.12.2020
国際出願番号 PCT/JP2019/021252
国際出願日 29.05.2019
IPC
H01L 29/739 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
66半導体装置の型
68整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
70バイポーラ装置
72トランジスタ型装置,すなわち,供給される制御信号に連続的に応答できるもの
739電界効果により制御されるもの
H01L 21/336 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
04少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18不純物,例.ドーピング材料,を含むまたは含まない周期表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334ユニポーラ型の装置の製造のための多段階工程
335電界効果トランジスタ
336絶縁ゲートを有するもの
H01L 29/12 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
02半導体本体
12構成材料に特徴のあるもの
H01L 29/78 2006.1
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
66半導体装置の型
68整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76ユニポーラ装置
772電界効果トランジスタ
78絶縁ゲートによって生じる電界効果を有するもの
CPC
H01L 29/12
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; ; Multistep manufacturing processes therefor
02Semiconductor bodies ; ; Multistep manufacturing processes therefor
12characterised by the materials of which they are formed
H01L 29/739
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; ; Multistep manufacturing processes therefor
66Types of semiconductor device ; ; Multistep manufacturing processes therefor
68controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
70Bipolar devices
72Transistor-type devices, i.e. able to continuously respond to applied control signals
739controlled by field-effect, ; e.g. bipolar static induction transistors [BSIT]
H01L 29/78
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; ; Multistep manufacturing processes therefor
66Types of semiconductor device ; ; Multistep manufacturing processes therefor
68controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
76Unipolar devices ; , e.g. field effect transistors
772Field effect transistors
78with field effect produced by an insulated gate
出願人
  • 三菱電機株式会社 MITSUBISHI ELECTRIC CORPORATION [JP]/[JP]
発明者
  • 小西 和也 KONISHI Kazuya
  • 樽井 陽一郎 TARUI Yoichiro
  • 丹羽 弘樹 NIWA Hiroki
  • 岡部 博明 OKABE Hiroaki
  • 渡邊 寛 WATANABE Hiroshi
代理人
  • 吉竹 英俊 YOSHITAKE Hidetoshi
  • 有田 貴弘 ARITA Takahiro
優先権情報
公開言語 (言語コード) 日本語 (ja)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置、および、半導体装置の製造方法
要約
(EN) Provided is a technology for suppressing the removal of a collector layer in a planarization process while suppressing the snapback phenomenon. A semiconductor device according to the technology disclosed in the present specification comprises: a first conductive-type drain layer in a portion of the lower surface of a drift layer; a plurality of second conductive-type collector layers in a portion of the lower surface of the drift layer; and a first conductive-type dummy layer sandwiched between the plurality of collector layers in a portion of the lower surface of the drift layer, wherein the width of the dummy layer in a first direction in which the dummy layer is sandwiched between the plurality of collector layers is smaller than the width of the drain layer in the first direction.
(FR) L'invention concerne une technologie pour supprimer le retrait d'une couche collectrice dans un processus de planarisation tout en supprimant le phénomène de retour à zéro. Un dispositif à semi-conducteur selon la technologie de la présente invention comprend : une première couche de drain de type conducteur dans une partie de la surface inférieure d'une couche de dérive ; une pluralité de secondes couches collectrices de type conducteur dans une partie de la surface inférieure de la couche de dérive ; et une première couche factice de type conducteur prise en sandwich entre la pluralité de couches collectrices dans une partie de la surface inférieure de la couche de dérive, la largeur de la couche factice dans une première direction dans laquelle la couche factice est prise en sandwich entre la pluralité de couches collectrice est inférieure à la largeur de la couche de drain dans la première direction.
(JA) スナップバック現象を抑制しつつ、平坦化工程におけるコレクタ層の除去を抑制するための技術を提供する。本願明細書に開示される技術に関する半導体装置は、ドリフト層の下面の一部における第1の導電型のドレイン層と、ドリフト層の下面の一部における複数の第2の導電型のコレクタ層と、ドリフト層の下面の一部において、複数のコレクタ層に挟まれる第1の導電型のダミー層とを備え、ダミー層の、複数のコレクタ層に挟まれる方向である第1の方向における幅は、ドレイン層の第1の方向における幅よりも狭い。
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