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1. WO2020209009 - センサチップ及び電子機器

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明 細 書

発明の名称 センサチップ及び電子機器

技術分野

0001  

背景技術

0002   0003  

先行技術文献

特許文献

0004  

発明の概要

発明が解決しようとする課題

0005   0006  

課題を解決するための手段

0007   0008  

図面の簡単な説明

0009  

発明を実施するための形態

0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107  

符号の説明

0108  

請求の範囲

1   2   3   4   5   6  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13  

明 細 書

発明の名称 : センサチップ及び電子機器

技術分野

[0001]
 本開示は、センサチップ及び電子機器に関し、特に、SPAD画素の特性向上を図ることができるようにしたセンサチップ及び電子機器に関する。

背景技術

[0002]
 近年、ToF(Time-of-Flight)法により距離計測を行う距離画像センサが注目されている。例えば、距離画像センサには、CMOS(Complementary Metal Oxide Semiconductor)半導体集積回路技術を用いて、アバランシェフォトダイオード素子を有する複数のSPAD(Single Photon Avalanche Diode)画素が平面的に配置されるように形成された画素アレイを利用することができる。SPAD画素では、降伏電圧よりもはるかに大きい電圧を印加した状態で、高電界のPN接合領域へ1個のフォトンが入ると、アバランシェ増幅が発生する。その際の瞬間的に電流が流れた時間を検出することで、高精度に距離を計測することができる。
[0003]
 例えば、特許文献1には、SPAD画素が所定の画素領域にアレイ状に配置されたセンサチップが記載されている。特許文献1のセンサチップでは、画像領域の外側に周辺領域が設けられ、周辺領域の外側にパッド領域が設けられている。

先行技術文献

特許文献

[0004]
特許文献1 : 国際公開第2018/074530号

発明の概要

発明が解決しようとする課題

[0005]
 しかしながら、センサチップにおいてSPAD画素がアレイ状に配置された場合、画素領域の外周領域において、SPAD画素の周期性が崩れやすくなる。SPAD画素の周期性が崩れた場合、SPADデバイス特性が異常となり、センサチップ全体の特性にも影響を及ぼすようなバイアス変動や電流増加を引き起こす可能性がある。
[0006]
 本開示は、このような問題に鑑みてなされたもので、アバランシェフォトダイオード素子を有するSPAD画素の特性を向上させたセンサチップ及び電子機器を提供する。

課題を解決するための手段

[0007]
 上記課題を解決するために、本開示の一態様に係るセンサチップは、複数の画素が行列状に配置された画素領域を有する画素アレイ部と、画素ごとに設けられる高電界領域によりキャリアを増幅させるアバランシェフォトダイオード素子と、アバランシェフォトダイオード素子が形成される半導体基板において隣接する他の画素との間を絶縁して分離する画素間分離部と、高電界領域を少なくとも覆うように、半導体基板の受光面の反対側となる面に対して積層される配線層に設けられる配線と、を備え、画素アレイ部は、画素領域の外周近傍に位置するダミー画素領域を有し、ダミー画素領域に配置されたアバランシェフォトダイオード素子のカソード電位及びアノード電位が同電位であるか、又はカソード電位及びアノード電位の少なくとも一方がフローティングである。
[0008]
 また、本開示の他の態様に係る電子機器は、複数の画素が行列状に配置された画素領域を有する画素アレイ部と、画素ごとに設けられる高電界領域によりキャリアを増幅させるアバランシェフォトダイオード素子と、アバランシェフォトダイオード素子が形成される半導体基板において隣接する他の画素との間を絶縁して分離する画素間分離部と、高電界領域を少なくとも覆うように、半導体基板の受光面の反対側となる面に対して積層される配線層に設けられる配線と、を備え、画素アレイ部は、画素領域の外周近傍に位置するダミー画素領域を有し、ダミー画素領域に配置されたアバランシェフォトダイオード素子のカソード電位及びアノード電位が同電位であるか、又はカソード電位及びアノード電位の少なくとも一方がフローティングであるセンサチップを備える。

図面の簡単な説明

[0009]
[図1] 本開示の第1実施形態に係るセンサチップのSPAD画素形成面の構成を示す模式図である。
[図2] 本開示の第1実施形態に係るセンサチップの一構成例を示すブロック図である。
[図3] 本開示の第1実施形態に係るセンサチップのSPAD画素の一構成例を示す断面図である。
[図4] 本開示の第1実施形態に係るセンサチップのSPAD画素の一構成例を示す断面図である。
[図5] 本開示の第2実施形態に係るセンサチップのSPAD画素の一構成例を示す断面図である。
[図6] 本開示の第3実施形態に係るセンサチップの一構成例を示す回路図である。
[図7] 本開示の第3実施形態に係るセンサチップのSPAD画素の一構成例を示す断面図である。
[図8] 本開示の第4実施形態に係るセンサチップの一構成例を示すブロック図である。
[図9] 本開示の第5実施形態に係るセンサチップの一構成例を示す回路図である。
[図10] 本開示の第5実施形態に係るセンサチップのSPAD画素の一構成例を示す断面図である。
[図11] 本開示の第6実施形態に係るセンサチップの一構成例を示す回路図である。
[図12] 本開示の第6実施形態に係るセンサチップのSPAD画素の一構成例を示す断面図である。
[図13] 本開示のセンサチップを利用した電子機器である距離画像センサの構成例を示すブロック図である。

発明を実施するための形態

[0010]
 以下、実施形態を通じて本開示を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。また、図面は特許請求の範囲にかかる発明を模式的に示すものであり、各部の幅、厚さ等の寸法は現実のものとは異なり、これらの比率も現実のものとは異なる。
 以下、図面を参照して本開示の各実施形態の各態様について説明する。
[0011]
1.第1実施形態
 第1実施形態に係るセンサチップについて、図1から図4を用いて説明する。
[0012]
<センサチップの構成例>
 図1は、センサチップ10のSPAD画素形成面の構成を示す模式図である。図2(A)は、本技術を適用したセンサチップ10の一構成例を示すブロック図である。また、図2(B)及び図2(C)は、センサチップ10が備えるSPAD画素21,22の構成をそれぞれ示す回路図である。
[0013]
 図1に示すように、画素アレイ部11は、画素領域A1と、画素領域A1の外側に設けられた周辺領域A2と、周辺領域A2の外側に形成されたパッド領域A3を有している。
 画素領域A1は、図示しない光学系により集光される光を受光する受光面である。画素領域A1には、複数のSPAD画素21,22が行列状に配置されている。
[0014]
 パッド領域A3には、複数の配線用電極パッド(以下、電極パッドという)23が形成されている。電極パッド23は、例えばセンサチップ10を、図示しない外部装置と接続するために用いられる。
 周辺領域A2は、画素領域A1とパッド領域A3との間の領域である。周辺領域A2は、例えばn型半導体領域とp型半導体領域とで構成されており、p型半導体領域がグランド(GND)に接続されている。
[0015]
 図2(A)に示すように、センサチップ10は、画素アレイ部11とともにバイアス電圧印加部12を備えている。
 バイアス電圧印加部12は、画素アレイ部11に配置される複数のSPAD画素21それぞれに対してバイアス電圧を印加する。
[0016]
 画素アレイ部11の画素領域A1は、画素領域A1の中央に位置するリファレンス画素領域RAと、画素領域A1の外周近傍に位置し、リファレンス画素領域RAを取り囲むダミー画素領域DAと、を有している。
[0017]
 SPAD画素21は、リファレンス画素領域RAに配置された画素である。SPAD画素21は、1フォトンの到来時刻を始点としてパルス波形が発生する受光信号(APD OUT)を出力する有効なSPAD画素(以下、リファレンス画素という)である。なお、図2(A)において、24個のSPAD画素21が縦6個×横8個に並んで配置された様子を示しているが、当該配置は一例であり、これに限られない。
[0018]
 一方、SPAD画素22は、ダミー画素領域DAに配置された画素である。ダミー画素領域DAは、画素アレイ部11の外周近傍に位置しており、SPAD画素22形成時におけるプロセスが不安定となりやすい領域である。ダミー画素領域DAに形成されたSPAD画素22は、形状の崩れや配置の周期性の崩れが生じやすい。このため、SPAD画素22は、一般的なSPAD画素として機能しない、すなわち上述した受光信号(APD OUT)を出力しない無効なSPAD画素(以下、ダミー画素という)とされている。なお、図2(A)において、60個のSPAD画素22がダミー画素領域DAに並んで配置された様子を示しているが、当該配置は一例であり、これに限られない。実際のセンサチップ10においては、ダミー画素領域DAに配置されたSPAD画素22が、リファレンス画素領域RAに配置されたSPAD画素21よりも十分少なくなるように配置される。
[0019]
 SPAD画素22の形状の崩れや配置の周期性の崩れは、SPAD画素21,22が行列上に配置される画素領域A1の周辺に、周辺領域A2及びパッド領域A3が配置されることに起因して生じる。SPAD画素21,22を形成する際、不純物イオンをSPAD画素形成領域に注入するために、画素領域A1に開口を有するレジストが形成される。周辺領域A2及びパッド領域A3に形成されたレジストは、SPAD画素21,22の形成位置に対応する開口が設けられないことから、画素領域A1に形成されたレジストよりもレジスト量が多くなる。このため、周辺領域A2及びパッド領域A3に形成されたレジストは、自重により変形が生じやすくなる。不純物イオン注入時のマスクとなるレジストが変形することで、プロセス不良が生じやすくなる。すなわち、周辺領域A2及びパッド領域A3の内側(画素領域A1の外周近傍)に形成された開口部分において、プロセス不良が生じやすくなる。このため、ダミー画素領域DAに形成されたSPAD画素22は、形状の崩れや配置の周期性の崩れが生じやすくなる。
[0020]
 したがって、画素領域A1の周辺領域に形成されたSPAD画素22をダミー画素とし、画素領域A1の中心領域に形成されたSPAD画素21の出力のみを用いるセンサチップ10は、良好な特性を得ることができる。
 以下、リファレンス画素であるSPAD画素21及びダミー画素であるSPAD画素22について詳細に説明する。
[0021]
(リファレンス画素の回路構成)
 図2(B)に示すように、リファレンス画素であるSPAD画素21は、SPAD素子31、p型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)32、及びインバータ33を備えている。
[0022]
 SPAD素子31は、アノードがバイアス電圧印加部12と接続され、カソードが後述するクエンチング抵抗32のソース端子と接続されている。SPAD素子31のアノードには、バイアス電圧印加部12からバイアス電圧VBが印加される。SPAD素子31は、カソードに大きな負電圧が印加されることによってアバランシェ増倍領域を形成し、1フォトンの入射で発生する電子をアバランシェ増倍させることができるアバランシェフォトダイオード素子である。
[0023]
 クエンチング抵抗32は、SPAD素子31と直列に接続され、ソース端子がSPAD素子31のカソードと接続され、ドレイン端子が図示しない電源と接続されている。クエンチング抵抗32は、トランジスタや抵抗で構成することができ、例えばp型MOSFETを用いることができる。クエンチング抵抗32のドレイン端子には、電源から励起電圧VEが印加される。クエンチング抵抗32は、SPAD素子31でアバランシェ増倍された電子による電圧が負電圧VBDに達すると、当該電圧を初期電圧に戻すクエンチング(quenting)を行う。クエンチング抵抗32は、SPAD素子31のカソード電圧が負電圧VBDに達すると、SPAD素子31で増倍された電子を放出させることによりクエンチングを行う。
[0024]
 インバータ33は、入力端子がSPAD素子31のカソード及びクエンチング抵抗32のソース端子と接続され、出力端子が図示しない後段の演算処理部と接続されている。インバータ33は、例えばCMOSインバータである。インバータ33は、SPAD素子31で増倍された電子に基づいて受光信号を出力する。より具体的には、インバータ33は、SPAD素子31で増倍された電子により発生する電圧を整形する。そして、インバータ33は、1フォトンの到来時刻を始点として例えば図2(B)に示すパルス波形が発生する受光信号(APD OUT)を演算処理部に出力する。
[0025]
(ダミー画素の回路構成)
 図2(C)に示すように、ダミー画素であるSPAD画素22は、SPAD画素21と同様に、SPAD素子31、p型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)32、及びインバータ33を備えている。SPAD画素22は、配線が異なる点でSPAD画素21と相違する。
[0026]
 SPAD素子31は、アノードがバイアス電圧印加部12と接続されている。一方、SPAD素子31のカソードは、クエンチング抵抗32のソース端子とは接続されずにフローティング状態となっている。すなわち、画素領域A1のうち、画素領域A1の外周近傍に位置するダミー画素領域DAに形成されるSPAD画素22のSPAD素子31のカソード電位をフローティングとしている。このため、SPAD素子31のカソードに大きな負電圧が印加されることがなく、実質的に機能しない状態とされている。
[0027]
 具体的には、SPAD画素22のSPAD素子31においてブレイクダウンが生じ続け、センサチップ10や、センサチップ10と接続される外部装置にも影響を及ぼすようなバイアス変動や電流増加を防止することができる。センサチップ10では、SPAD画素22のSPAD素子31において大電流が流れることによるセンサチップ10の消費電力の向上を抑制することができる。また、センサチップ10では、SPAD素子31において大電流が流れることによってSPAD画素21のアノード電位がドロップし、センシング精度が低下することを抑制することができる。
[0028]
 クエンチング抵抗32は、ソース端子がSPAD素子31のカソードと接続されずにフローティング状態となっている。このため、クエンチング抵抗32は、クエンチング(quenting)を行わないように構成されている。
 インバータ33は、入力端子がSPAD素子31のカソード及びクエンチング抵抗32のソース端子と接続されずにフローティング状態となっている。このため、インバータ33は受光信号(APD OUT)の出力を行わないように構成されている。
[0029]
 センサチップ10では、図2(A)に一例を示すように、行列状に配置されたSPAD画素21及びSPAD画素22のうち、行方向に配置された複数のSPAD画素21のアノード及びSPAD画素22のアノードをそれぞれ共通の配線で接続している。
[0030]
 このように構成されたセンサチップ10からは、受光信号がSPAD画素21ごとに出力されて後段の演算処理部に供給される。例えば、演算処理部は、SPAD画素21からの受光信号それぞれについて、1フォトンの到来時刻を示すパルスが発生したタイミングに基づいて距離を求める演算処理を行って、SPAD画素21ごとに被写体までの距離を求める。そして、演算した距離に基づいて、複数のSPAD画素21により検出された被写体までの距離を平面的に並べた距離画像が生成される。
 このとき、SPAD画素22からは受光信号が出力されないため、SPAD画素22は上述した距離画像の生成に寄与しない。
[0031]
(リファレンス画素の構造)
 図2(B)及び図3を用いて、センサチップ10に形成されるリファレンス画素であるSPAD画素21の一構成例について説明する。図3は、SPAD画素21の一構成例を示す断面図である。
[0032]
 図3に示すように、センサチップ10のリファレンス画素領域RAは、センサ基板41、センサ側配線層42及びロジック側配線層43が積層された積層構造となっており、ロジック側配線層43に対して、図示しないロジック回路基板が積層されている。
 ロジック回路基板には、例えば、図2(A)に示すバイアス電圧印加部12や、クエンチング抵抗32、インバータ33などが形成されている。センサ基板41及びロジック回路基板は、配線層であるセンサ側配線層42及びロジック側配線層43により電気的に接続される。例えば、センサチップ10は、センサ基板41に対向してセンサ側配線層42を設けるともに、ロジック回路基板に対向してロジック側配線層43を設けた後、センサ側配線層42及びロジック側配線層43を接合面(図3の破線で示す面)で接合する製造方法により製造することができる。
[0033]
 センサ基板41は、例えば、単結晶のシリコンを薄くスライスした半導体基板である。センサ基板41は、p型またはn型の不純物の濃度が制御されており、SPAD画素21ごとにSPAD素子31が形成される。また、図3においてセンサ基板41の下側を向く面が光を受光する受光面とされ、その受光面の反対側となる面(図2において上側を向く面)に対してセンサ側配線層42が積層されている。
[0034]
 センサ側配線層42及びロジック側配線層43には、バイアス電圧印加部12からSPAD素子31に印加する電圧を供給するための配線や、SPAD素子31で発生した電子をセンサ基板41から取り出ための配線などが形成される。
[0035]
 SPAD素子31は、センサ基板41に形成されるNウェル51、P型拡散層52、N型拡散層53、ホール蓄積層54、ピニング層55、及び高濃度P型拡散層56により構成される。そして、SPAD素子31では、P型拡散層52とN型拡散層53とが接続する領域に形成される空乏層によって、アバランシェ増倍領域57が形成される。
[0036]
 Nウェル51は、センサ基板41の不純物濃度がn型に制御されることにより形成され、SPAD素子31における光電変換により発生する電子をアバランシェ増倍領域57へ転送する電界を形成する。なお、Nウェル51に替えて、センサ基板41の不純物濃度をp型に制御してPウェルを形成してもよい。
[0037]
 P型拡散層52は、センサ基板41の表面近傍であってN型拡散層53に対して裏面側(図3の下側)に形成される濃いP型の拡散層(P+)であり、SPAD素子31のほぼ全面に亘るように形成される。
[0038]
 N型拡散層53は、センサ基板41の表面近傍であってP型拡散層52に対して表面側(図3の上側)に形成される濃いN型の拡散層(N+)であり、SPAD素子31のほぼ全面に亘るように形成される。また、N型拡散層53は、アバランシェ増倍領域57を形成するための負電圧を供給するためのコンタクト電極71と接続するために、その一部がセンサ基板41の表面まで形成されるような凸形状となっている。
[0039]
 ホール蓄積層54は、Nウェル51の側面及び底面を囲うように形成されるP型の拡散層(P)であり、ホールを蓄積している。また、ホール蓄積層54は、SPAD素子31のアノードと電気的に接続されており、バイアス調整を可能とする。これにより、ホール蓄積層54のホール濃度が強化され、ピニング層55を含むピニングが強固になることによって、例えば、暗電流の発生を抑制することができる。
[0040]
 ピニング層55は、ホール蓄積層54よりも外側の表面(センサ基板41の裏面や絶縁膜62と接する側面)に形成される濃いP型の拡散層(P+)であり、ホール蓄積層54と同様に、例えば、暗電流の発生を抑制する。
[0041]
 高濃度P型拡散層56は、センサ基板41の表面近傍においてNウェル51の外周を囲うように形成される濃いP型の拡散層(P++)であり、ホール蓄積層54をSPAD素子31のアノードと電気的に接続するためのコンタクト電極72との接続に用いられる。
[0042]
 アバランシェ増倍領域57は、N型拡散層53に印加される大きな負電圧によってP型拡散層52及びN型拡散層53の境界面に形成される高電界領域であって、SPAD素子31に入射する1フォトンで発生する電子(e-)を増倍する。
[0043]
 センサチップ10には、隣接するSPAD素子31どうしの間に形成される画素間分離部63が設けられている。画素間分離部63は、メタル膜61及び絶縁膜62によって二重構造で形成されている。画素間分離部63は、例えばセンサ基板41の裏面から表面まで貫通するように形成される。SPAD素子31は、隣接するSPAD素子31と画素間分離部63によって電気的及び光学的に分離される。
[0044]
 メタル膜61は、光を反射する金属(例えば、タングステンなど)により形成される膜である。
 絶縁膜62は、SiO2などの絶縁性を備えた膜である。
 画素間分離部63は、例えばメタル膜61の表面が絶縁膜62で覆われるようにセンサ基板41に埋め込まれることで形成される。
[0045]
 センサ側配線層42には、コンタクト電極71~73、メタル配線74~76、コンタクト電極77~79、並びにメタルパッド80~82が形成される。
[0046]
 コンタクト電極71は、N型拡散層53とメタル配線74とを接続する。コンタクト電極72は、高濃度P型拡散層56とメタル配線75とを接続する。コンタクト電極73は、メタル膜61とメタル配線76とを接続する。
[0047]
 メタル配線74は、例えば、図3に示すように、少なくともアバランシェ増倍領域57を覆うように、アバランシェ増倍領域57よりも広く形成される。そして、メタル配線74は、図3において白抜きの矢印で示すように、SPAD素子31を透過した光を、SPAD素子31に反射する。
[0048]
 メタル配線75は、例えば、図3に示すように、メタル配線74の外周を囲うように、高濃度P型拡散層56と重なるように形成される。メタル配線76は、例えば、SPAD画素21の四隅でメタル膜61に接続するように形成される。
[0049]
 コンタクト電極77は、メタル配線74とメタルパッド80とを接続する。コンタクト電極78は、メタル配線75とメタルパッド81とを接続する。コンタクト電極79は、メタル配線76とメタルパッド82とを接続する。
[0050]
 メタルパッド80~82は、ロジック側配線層43に形成されているメタルパッド101~103と、それぞれを形成する金属(Cu)どうしにより電気的及び機械的に接合するために用いられる。
[0051]
 ロジック側配線層43には、電極パッド91~93、絶縁層94、コンタクト電極95~100、およびメタルパッド101~103が形成される。
[0052]
 電極パッド91~93は、それぞれ図示しないロジック回路基板と接続され、絶縁層94は、電極パッド91~93を互いに絶縁する。
[0053]
 コンタクト電極95及び96は、電極パッド91とメタルパッド101とを接続し、コンタクト電極97及び98は、電極パッド92とメタルパッド102とを接続し、コンタクト電極99及び100は、電極パッド93とメタルパッド103とを接続する。
[0054]
 メタルパッド101は、メタルパッド80と接合され、メタルパッド102は、メタルパッド81と接合され、メタルパッド103は、メタルパッド82と接合される。
[0055]
 このような配線構造により、例えば、電極パッド91は、コンタクト電極95及び96、メタルパッド101、メタルパッド80、コンタクト電極77、メタル配線74、並びにコンタクト電極71を介してN型拡散層53に接続されている。したがって、SPAD画素21では、N型拡散層53に印加される大きな負電圧を、ロジック回路基板から電極パッド91に対して供給することができる。
[0056]
 また、電極パッド92は、コンタクト電極97及び98、メタルパッド102、メタルパッド81、コンタクト電極78、メタル配線75、並びにコンタクト電極72を介して高濃度P型拡散層56に接続されている。したがって、SPAD画素21では、ホール蓄積層54と電気的に接続されるSPAD素子31のアノードが電極パッド92に接続されることで、電極パッド92を介してホール蓄積層54に対するバイアス調整を可能とすることができる。
[0057]
 さらに、電極パッド93は、コンタクト電極99及び100、メタルパッド103、メタルパッド82、コンタクト電極79、メタル配線76、並びに、コンタクト電極73を介して、メタル膜61に接続される接続構成となっている。したがって、SPAD画素21では、ロジック回路基板から電極パッド93に供給されるバイアス電圧をメタル膜61に印加することができる。
[0058]
 そして、SPAD画素21は、上述したように、メタル配線74が、少なくともアバランシェ増倍領域57を覆うように、アバランシェ増倍領域57よりも広く形成されるとともに、メタル膜61がセンサ基板41を貫通するように形成されている。すなわち、SPAD画素21は、メタル配線74及びメタル膜61によりSPAD素子31の光入射面以外を全て取り囲んだ反射構造となるように形成されている。これにより、SPAD画素21は、メタル配線74及びメタル膜61により光を反射する効果によって光学的なクロストークの発生を防止することができるとともに、SPAD素子31の感度を向上させることができる。
[0059]
 また、SPAD画素21は、Nウェル51の側面及び底面をホール蓄積層54で囲み、ホール蓄積層54をSPAD素子31のアノードと電気的に接続する接続構成によって、バイアス調整を可能とすることができる。さらに、SPAD画素21は、画素間分離部63のメタル膜61にバイアス電圧を印加することによって、キャリアをアバランシェ増倍領域57にアシストする電界を形成することができる。
[0060]
(ダミー画素の構成)
 図2(C)及び図4を用いて、センサチップ10に形成されるダミー画素であるSPAD画素22の一構成例について説明する。図4は、SPAD画素22の一構成例を示す断面図である。
[0061]
 図4に示すように、センサチップ10のダミー画素領域DAは、リファレンス画素領域RAと同様に、センサ基板41、センサ側配線層42及びロジック側配線層43が積層された積層構造となっている。
[0062]
 SPAD画素22は、SPAD画素21と同様に、SPAD素子31、クエンチング抵抗32、及びインバータ33を備えている。
 また、センサ側配線層42には、コンタクト電極72及び73、メタル配線74~76、コンタクト電極77~79、並びにメタルパッド80~82が形成される。
 さらに、ロジック側配線層43には、電極パッド91~93、絶縁層94、コンタクト電極95~100、およびメタルパッド101~103が形成される。
[0063]
 図2(C)に示すように、SPAD画素22は、SPAD素子31のカソードがクエンチング抵抗32のソース端子とは接続されずにフローティング状態となっている点で、SPAD画素21と相違する。
 図4に示すように、SPAD画素22は、SPAD素子31のカソード電位をフローティングとするために、コンタクト電極71が設けられておらずSPAD素子31がメタル配線74と電気的に接続されていない点で、SPAD画素21と相違する。その他の構成については、SPAD画素21と同様である。
[0064]
 アバランシェフォトダイオードであるSPAD素子は、近年イメージセンサとして用いられるようになってきており、従来以上の特性が求められるようになってきている。アバランシェフォトダイオードは、その寸法が一般的なフォトダイオードと比較して大きい。このため、SPAD画素のアバランシェフォトダイオード形成時において、レジスト使用量が多いためにレジストを用いて形成したマスクの形状が歪みやすくなる。このため、本開示のセンサチップの構成を用いることにより、形成異常が発生する可能性が高い画素アレイ部の外周部に形成されたSPAD画素を無効な画素とすることによるセンサチップ10の特性向上効果がより高くなる。
[0065]
<第1実施形態の効果>
 以上のように構成された第1実施形態に係るセンサチップ10では、以下の効果を奏する。
(1)センサチップ10では、形状の崩れや配置の周期性の崩れが生じやすいSPAD画素22が受光信号(APD OUT)を出力しないようにしている。このため、センサチップ10では、安定性の高いSPAD画素21からの受光信号のみを出力することができる。これにより、安定性の高いSPAD画素21からの受光信号のみに基づいて被写体までの距離を演算し、精度の高い距離画像を生成することが可能となる。
(2)センサチップ10では、SPAD画素22における大電流の発生を抑制することができる。このため、SPAD画素22において大電流が流れ、センサチップ10全体の消費電力が向上することを抑制できる。
[0066]
(3)センサチップ10では、SPAD画素22における大電流の発生を抑制することができる。このため、SPAD画素22において大電流が生じたことによりSPAD画素21のアノード電位がドロップし、SPAD画素21においてセンシング精度が低下することを抑制することができる。
(4)センサチップ10では、SPAD画素22における大電流の発生を抑制することができる。このため、SPAD画素22の大電流に起因するリファレンス画素領域RAのSPAD画素21間でのクロストークの発生が抑制され、SPAD画素21のSPAD素子31の感度が向上する。
[0067]
2.第2実施形態
 第2実施形態に係るセンサチップについて、図2から図4を参照しつつ、図5を用いて説明する。第2実施形態に係るセンサチップ10Aは、ダミー画素としてSPAD画素22に代えてSPAD画素22Aを有している点で、第1実施形態に係るセンサチップ10と相違する。
 SPAD画素22Bのこれ以外の各部は、第1実施形態のセンサチップ10のSPAD画素22と同様に形成される。
[0068]
(ダミー画素の回路構成)
 以下、SPAD画素22Bについて、SPAD画素21との相違点を説明する。
 ダミー画素であるSPAD画素22のSPAD素子31は、アノードがバイアス電圧印加部12と接続されずにフローティング状態となっている。また、SPAD素子31のカソードは、クエンチング抵抗32のソース端子とは接続されずにフローティング状態となっている。すなわち、画素領域A1のうち、画素領域A1の外周近傍に位置するダミー画素領域DAに形成されるSPAD画素22BのSPAD素子31のカソード電位及びアノード電位をフローティングとしている。このため、SPAD素子31のカソードに大きな負電圧が印加されることがなく、実質的に機能しない状態とされている。
[0069]
(ダミー画素の構成)
 図5を用いて、センサチップ10Aのダミー画素であるSPAD画素22Aの一構成例について説明する。図4は、SPAD画素22Aの一構成例を示す断面図である。
[0070]
 SPAD画素22Aは、SPAD画素21,22と同様に、SPAD素子31、クエンチング抵抗32、及びインバータ33を備えている。
 また、センサ側配線層42には、コンタクト電極73、メタル配線74~76、コンタクト電極77~79、並びにメタルパッド80~82が形成される。
 ロジック側配線層43の構成は、SPAD画素22と同様である。
[0071]
 図5に示すように、SPAD画素22Aは、SPAD素子31のカソード電位をフローティングとするために、SPAD素子31とメタル配線74とを電気的に接続するコンタクト電極が設けられていない。また、SPAD画素22Aは、SPAD素子31のアノード電位をフローティングとするために、SPAD素子31がメタル配線75とを電気的に接続するコンタクト電極が設けられていない。
[0072]
<第2実施形態の効果>
 以上のように構成された第2実施形態に係るセンサチップ10Aでは、第1実施形態における(1)~(4)と同様の効果を奏する。
[0073]
(変形例)
 ダミー画素領域DAに形成されたSPAD画素をダミー画素とするために、センサチップは、カソード電位及びアノード電位の少なくとも一方がフローティングであればよい。
 第1、第2実施形態では、ダミー画素領域DAに形成されたSPAD画素22のカソード電位をフローティングとしたセンサチップ10、カソード電位及びアノード電位をフローティングとしたセンサチップ10Aについてそれぞれ説明したが、当該構成に限られない。
 すなわち、センサチップのSPAD画素は、SPAD素子31のカソード電位をフローティングとした構成であっても良い。この場合、SPAD画素は、図2に記載のSPAD画素21に記載のコンタクト電極71を有し、コンタクト電極72を有していない構成となる。
[0074]
3.第3実施形態
 第3実施形態に係るセンサチップについて、図2から図4を参照しつつ、図6及び図7を用いて説明する。第3実施形態に係るセンサチップ10Bは、ダミー画素としてSPAD画素22に代えてSPAD画素22Bを有している点で、第1実施形態に係るセンサチップ10と相違する。また、リファレンス画素であるSPAD画素21は、第1実施形態のセンサチップ10のSPAD画素21と同様に形成される。
[0075]
(ダミー画素の回路構成)
 以下、SPAD画素22Bについて、SPAD画素21との相違点を説明する。
 図6に示すように、ダミー画素であるSPAD画素22BのSPAD素子31のアノードは、バイアス電圧印加部12と接続されているが、SPAD素子31のカソードは、クエンチング抵抗32のソース端子とは接続されていない。また、SPAD素子31のカソードとアノードとが短絡されている。すなわち、画素領域A1の外周近傍に位置するダミー画素領域DAに形成されるSPAD素子31のカソード電位及びアノード電位が同電位とされている。このため、SPAD素子31のカソードに大きな負電圧が印加されることがなく、実質的に機能しない状態とされている。
 SPAD画素22Bのこれ以外の各部は、第1実施形態のセンサチップ10のSPAD画素22と同様に形成される。
[0076]
(ダミー画素の構成)
 図7を用いて、センサチップ10Bのダミー画素であるSPAD画素22Bの一構成例について説明する。図7は、SPAD画素22Bの一構成例を示す断面図である。
[0077]
 SPAD画素22Bは、SPAD画素21,22と同様に、SPAD素子31、クエンチング抵抗32、及びインバータ33を備えている。
 また、センサ側配線層42には、コンタクト電極71~73、メタル配線74B,76、コンタクト電極78,79、並びにメタルパッド80~82が形成される。
 ロジック側配線層43の構成は、SPAD画素22と同様である。
[0078]
 図7に示すように、SPAD画素22Bでは、SPAD素子31のカソード電位及びアノード電位を同電位とするために、コンタクト電極71及び72が一つのメタル配線74Bに接続されている。これにより、SPAD素子31のカソードとアノードとが短絡されている。また、SPAD画素22Bでは、メタル配線74Bとメタルパッド80とを接続するコンタクト電極が設けられておらず、SPAD素子31がクエンチング抵抗32及びインバータ33と電気的に接続されていない。
[0079]
<第3実施形態の効果>
 以上のように構成された第2実施形態に係るセンサチップ10Bでは、第1実施形態における(1)~(4)と同様の効果を奏する。
[0080]
4.第4実施形態
 第4実施形態に係るセンサチップについて、図2から図4を参照しつつ、図8(A)~図8(C)を用いて説明する。
 第4実施形態に係るセンサチップ10Cは、リファレンス画素としてSPAD画素21に代えてSPAD画素21Cを有し、ダミー画素としてSPAD画素22に代えてSPAD画素22Cを有している点で、第1実施形態に係るセンサチップ10と相違する。
[0081]
(ダミー画素の回路構成)
 以下、SPAD画素21C及びSPAD画素22Cについて、SPAD画素21及びSPAD画素22との相違点を説明する。
 SPAD画素21C及びSPAD画素22Cの構成は、SPAD画素21及びSPAD画素22Bと同様である。また、図8(B)に示すように、SPAD画素22CにおけるSPAD素子31、クエンチング抵抗32、及びインバータ33の配線についてもSPAD画素22Bと同様である。
[0082]
 図8(A)に示すように、行列状に配置された複数のSPAD画素21Cのアノードは、それぞれ共通の配線で接続され、複数のSPAD画素22Cのアノードは、それぞれ共通の配線で接続されている。すなわち、センサチップ10Cでは、複数のSPAD画素21Cのアノードと、複数のSPAD画素22Cのアノードとが分離されている点で、第1実施形態のセンサチップ10と相違する。
[0083]
<第4実施形態の効果>
 以上のように構成された第4実施形態に係るセンサチップ10Cでは、第1実施形態における(1)~(4)に加えて、以下の効果を奏する。
(5)センサチップ10Cでは、SPAD画素21Cのアノードと、SPAD画素22Cのアノードとが分離されている。このため、ダミー画素領域DAのSPAD画素22Cで大電流が流れた場合であっても、リファレンス画素領域のSPAD画素22Cに大電流による影響が及ばない。したがって、SPAD画素21Cのアノード電位のドロップを防止し、センサチップ10Cのセンシング精度の低下等を防止することができる。
[0084]
5.第5実施形態
 第5実施形態に係るセンサチップについて、図2から図4を参照しつつ、図9及び図10を用いて説明する。第5実施形態に係るセンサチップ10Dは、ダミー画素として、ロジック側配線層43においてSPAD素子31のアノードとカソードとをショートさせたSPAD画素22Dを有している点で、第1実施形態に係るセンサチップ10と相違する。また、リファレンス画素であるSPAD画素21は、第1実施形態のセンサチップ10のSPAD画素21と同様に形成される。
[0085]
(ダミー画素の回路構成)
 以下、SPAD画素22Dについて、SPAD画素21との相違点を説明する。
 図9に示すように、ダミー画素であるSPAD画素22DのSPAD素子31は、アノードがバイアス電圧印加部12と接続されている。また、SPAD素子31のカソードは、クエンチング抵抗32のソース端子と接続されているが、インバータ33とは接続されていない。さらに、SPAD素子31のカソードとアノードとが、ロジック側配線層43において短絡されている。すなわち、画素領域A1のうち、画素領域A1の外周近傍に位置するダミー画素領域DAに形成されるSPAD素子31のカソード電位及びアノード電位が同電位とされている。このため、SPAD素子31のカソードに大きな負電圧が印加されることがなく、実質的に機能しない状態とされている。
[0086]
(ダミー画素の構成)
 図10を用いて、センサチップ10Dのダミー画素であるSPAD画素22Dの一構成例について説明する。図10は、SPAD画素22Dの一構成例を示す断面図である。
[0087]
 SPAD画素22Dは、SPAD画素21,22と同様に、SPAD素子31、クエンチング抵抗32、及びインバータ33を備えている。
 センサ側配線層42の構成は、第一の実施形態のSPAD画素22と同様である。
 ロジック側配線層43には、電極パッド91D,93、絶縁層94、コンタクト電極95~100、およびメタルパッド101~103が形成される。
[0088]
 図10に示すように、SPAD画素22Dでは、SPAD素子31のカソード電位及びアノード電位を同電位とするために、コンタクト電極95~98が一つの電極パッド91Dに接続されている。これにより、SPAD素子31のカソードとアノードとが、ロジック側配線層43において短絡されている。また、SPAD画素22Dでは、ロジック側配線層43においてSPAD素子31及びクエンチング抵抗32とインバータ33とが電気的に接続されない配線となっている。
[0089]
<第5実施形態の効果>
 以上のように構成された第5実施形態に係るセンサチップ10Dでは、第1実施形態における(1)~(4)と同様の効果を奏する。
[0090]
6.第6実施形態
 第6実施形態に係るセンサチップについて、図2から図4を参照しつつ、図11及び図12を用いて説明する。第6実施形態に係るセンサチップ10Eは、ダミー画素としてSPAD画素22に代えてSPAD画素22Eを有している点で、第1実施形態に係るセンサチップ10と相違する。また、リファレンス画素であるSPAD画素21は、第1実施形態のセンサチップ10のSPAD画素21と同様に形成される。
[0091]
(ダミー画素の回路構成)
 以下、SPAD画素22Eについて、SPAD画素21との相違点を説明する。
 図11に示すように、ダミー画素であるSPAD画素22Eは、SPAD素子31を備えているが、クエンチング抵抗32及びインバータ33を備えていない点でSPAD画素21と相違する。
 また、センサ側配線層42には、コンタクト電極71~73、メタル配線74B,76、コンタクト電極78,79、並びにメタルパッド80~82が形成される。
 ロジック側配線層43の構成は、SPAD画素22と同様である。
[0092]
 SPAD素子31は、アノードがバイアス電圧印加部12と接続され、カソードがクエンチング抵抗32のソース端子と接続されずにアノードと接続された状態となっている。すなわち、画素領域A1のうち、画素領域A1の外周近傍に位置するダミー画素領域DAに形成されるSPAD素子31のカソード電位及びアノード電位が同電位とされている。このため、SPAD素子31のカソードに大きな負電圧が印加されることがなく、実質的に機能しない状態とされている。
[0093]
 また、ロジック側配線層43には、インバータ33が設けられていないものの、SPAD素子31のアノードとカソードとを短絡させてアノード電位とカソード電位とが同電位とされている。これにより、SPAD画素22Eに電流が流れないようにし、センサチップ10Eの特性低下をより確実に防止する。
 なお、SPAD素子31のアノード及びカソードは、フローティング状態とされても良い。
[0094]
(ダミー画素の構成)
 図12を用いて、センサチップ10Eのダミー画素であるSPAD画素22Eの一構成例について説明する。図12は、SPAD画素22Eの一構成例を示す断面図である。
[0095]
 SPAD画素22Eは、上述したとおり、センサ基板41にSPAD素子31が形成されている。
 また、センサ側配線層42には、コンタクト電極71~73、メタル配線74E,76、コンタクト電極78,79、並びにメタルパッド80~82が形成される。
 ロジック側配線層43には、電極パッド92,93、絶縁層94、コンタクト電極97~100、およびメタルパッド102,103が形成される。
[0096]
 図7に示すように、SPAD画素22Eでは、SPAD素子31のカソード電位及びアノード電位を同電位とするために、コンタクト電極71及び72が一つのメタル配線74Bに接続されている。また、SPAD画素22Eでは、SPAD素子31のカソードと電気的に接続されるロジック側配線層43の配線が設けられていない。
[0097]
<第6実施形態の効果>
 以上のように構成された第5実施形態に係るセンサチップ10Eでは、第1実施形態における(1)~(4)と同様の効果を奏する。
[0098]
7.電子機器の構成例
 図13は、センサチップ10を利用した電子機器である距離画像センサの構成例を示すブロック図である。
[0099]
 図13に示すように、距離画像センサ201は、光学系202、センサチップ10、画像処理回路203、モニタ204、及びメモリ205を備えて構成される。距離画像センサ201は、光源装置211から被写体に向かって投光され、被写体の表面で反射された光(変調光やパルス光)を受光することにより、被写体までの距離に応じた距離画像を取得することができる。
[0100]
 光学系202は、1枚または複数枚のレンズを有して構成され、被写体からの像光(入射光)をセンサチップ10に導き、センサチップ10の受光面(センサ部)に結像させる。
[0101]
 センサチップ10としては、上述した各実施の形態のセンサチップ10が適用され、センサチップ10から出力される受光信号(APD OUT)から求められる距離を示す距離信号が画像処理回路203に供給される。
[0102]
 画像処理回路203は、センサチップ10から供給された距離信号に基づいて距離画像を構築する画像処理を行い、その画像処理により得られた距離画像(画像データ)は、モニタ204に供給されて表示されたり、メモリ205に供給されて記憶(記録)されたりする。
[0103]
 このように構成されている距離画像センサ201では、上述したセンサチップ10を適用することで、安定性の高いSPAD画素21からの受光信号のみに基づいて被写体までの距離を演算し、精度の高い距離画像を生成することが可能となる。すなわち、距離画像センサ201は、より正確な距離画像を取得することができる。
[0104]
8.イメージセンサの使用例
 上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
[0105]
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
[0106]
 なお、本技術は以下のような構成としてもよい。
(1)
 複数の画素が行列状に配置された画素領域を有する画素アレイ部と、
 前記画素ごとに設けられる高電界領域によりキャリアを増幅させるアバランシェフォトダイオード素子と、
 前記アバランシェフォトダイオード素子が形成される半導体基板において隣接する他の前記画素との間を絶縁して分離する画素間分離部と、
 前記高電界領域を少なくとも覆うように、前記半導体基板の受光面の反対側となる面に対して積層される配線層に設けられる配線と、
を備え、
 前記画素アレイ部は、前記画素領域の外周近傍に位置するダミー画素領域を有し、
 前記ダミー画素領域に配置された前記アバランシェフォトダイオード素子のカソード電
位及びアノード電位が同電位であるか、又はカソード電位及びアノード電位の少なくとも一方がフローティングである
センサチップ。
(2)
 前記ダミー画素領域に配置された前記アバランシェフォトダイオード素子のカソードとアノードとが短絡されている
上述の(1)に記載のセンサチップ。
(3)
 前記アバランシェフォトダイオード素子が形成されているセンサ基板と、
 前記クエンチング抵抗及び前記インバータが形成されているロジック回路基板と、
 前記センサ基板に対向して設けられたセンサ側配線層と、前記ロジック回路基板に対向して設けられたロジック側配線層とを有し、前記センサ基板及び前記ロジック回路基板を電気的に接続する配線層と、
を備え、
 ダミー画素領域に配置された前記アバランシェフォトダイオード素子の前記カソードと前記アノードとが、前記ロジック側配線層において短絡されている
上述の(1)又は(2)に記載のセンサチップ。
(4)
 前記画素アレイ部は、前記画素領域の中央に位置するリファレンス画素領域を有し、
 前記リファレンス画素領域に配置された複数の前記アバランシェフォトダイオード素子のアノードは、それぞれ共通の配線で接続され、
 前記ダミー画素領域に配置された複数の前記アバランシェフォトダイオード素子のアノードは、それぞれ共通の配線で接続され、
 前記リファレンス画素領域に配置された複数の前記アバランシェフォトダイオード素子のアノードと、前記ダミー画素領域に配置された複数の前記アバランシェフォトダイオード素子のアノードとが分離されている
上述の(1)から(3)のいずれかに記載のセンサチップ。
(5)
 前記リファレンス画素領域に配置された画素は、
 前記アバランシェフォトダイオード素子と、
 前記アバランシェフォトダイオード素子と直列に接続されたクエンチング抵抗と、
 前記アバランシェフォトダイオード素子で増倍された電子に基づいて受光信号を出力するインバータと、を有し、
 前記リファレンス画素領域に配置された画素は、
 前記アバランシェフォトダイオード素子を有し、
 前記アバランシェフォトダイオード素子と直列に接続されたクエンチング抵抗と、前記アバランシェフォトダイオード素子で増倍された電子に基づいて受光信号を出力するインバータと、を有していない
上述の(1)から(4)のいずれかに記載のセンサチップ。
(6)
 複数の画素が行列状に配置された画素領域を有する画素アレイ部と、
 前記画素ごとに設けられる高電界領域によりキャリアを増幅させるアバランシェフォトダイオード素子と、
 前記アバランシェフォトダイオード素子が形成される半導体基板において隣接する他の前記画素との間を絶縁して分離する画素間分離部と、
 前記高電界領域を少なくとも覆うように、前記半導体基板の受光面の反対側となる面に対して積層される配線層に設けられる配線と、
を備え、
 前記画素アレイ部は、前記画素領域の外周近傍に位置するダミー画素領域を有し、
 前記ダミー画素領域に配置された前記アバランシェフォトダイオード素子のカソード電位及びアノード電位が同電位であるか、又はカソード電位及びアノード電位の少なくとも一方がフローティングである
センサチップを備える電子機器。
[0107]
 本開示の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本開示が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本開示の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。

符号の説明

[0108]
10,10A,10B,10C,10D,10E センサチップ
11 画素アレイ部
12 バイアス電圧印加部
21,21C,22,22A,22B,22C,22D,22E SPAD画素
23 電極パッド
31 SPAD素子
32 クエンチング抵抗
33 インバータ
41 センサ基板
42 センサ側配線層
43 ロジック側配線層
51 Nウェル
52 P型拡散層
53 N型拡散層
54 ホール蓄積層
55 ピニング層
56 高濃度P型拡散層
57 アバランシェ増倍領域
61 メタル膜
62 絶縁膜
63 画素間分離部
71,72,73 コンタクト電極
74,74B,74E,75,76 メタル配線
77,78,79 コンタクト電極
80,81,82,101,102,103 メタルパッド
91,91D,92,93 電極パッド
94 絶縁層
95,96,97,78,99,100 コンタクト電極
A1 画素領域
A2 周辺領域
A3 パッド領域
DA ダミー画素領域
RA リファレンス画素領域

請求の範囲

[請求項1]
 複数の画素が行列状に配置された画素領域を有する画素アレイ部と、
 前記画素ごとに設けられる高電界領域によりキャリアを増幅させるアバランシェフォトダイオード素子と、
 前記アバランシェフォトダイオード素子が形成される半導体基板において隣接する他の前記画素との間を絶縁して分離する画素間分離部と、
 前記高電界領域を少なくとも覆うように、前記半導体基板の受光面の反対側となる面に対して積層される配線層に設けられる配線と、
を備え、
 前記画素アレイ部は、前記画素領域の外周近傍に位置するダミー画素領域を有し、
 前記ダミー画素領域に配置された前記アバランシェフォトダイオード素子のカソード電位及びアノード電位が同電位であるか、又はカソード電位及びアノード電位の少なくとも一方がフローティングである
センサチップ。
[請求項2]
 前記ダミー画素領域に配置された前記アバランシェフォトダイオード素子のカソードとアノードとが短絡されている
請求項1に記載のセンサチップ。
[請求項3]
 前記アバランシェフォトダイオード素子が形成されているセンサ基板と、
 前記クエンチング抵抗及び前記インバータが形成されているロジック回路基板と、
 前記センサ基板に対向して設けられたセンサ側配線層と、前記ロジック回路基板に対向して設けられたロジック側配線層とを有し、前記センサ基板及び前記ロジック回路基板を電気的に接続する配線層と、
を備え、
 ダミー画素領域に配置された前記アバランシェフォトダイオード素子の前記カソードと前記アノードとが、前記ロジック側配線層において短絡されている
請求項1に記載のセンサチップ。
[請求項4]
 前記画素アレイ部は、前記画素領域の中央に位置するリファレンス画素領域を有し、
 前記リファレンス画素領域に配置された複数の前記アバランシェフォトダイオード素子のアノードは、それぞれ共通の配線で接続され、
 前記ダミー画素領域に配置された複数の前記アバランシェフォトダイオード素子のアノードは、それぞれ共通の配線で接続され、
 前記リファレンス画素領域に配置された複数の前記アバランシェフォトダイオード素子のアノードと、前記ダミー画素領域に配置された複数の前記アバランシェフォトダイオード素子のアノードとが分離されている
請求項1に記載のセンサチップ。
[請求項5]
 前記リファレンス画素領域に配置された画素は、
 前記アバランシェフォトダイオード素子と、
 前記アバランシェフォトダイオード素子と直列に接続されたクエンチング抵抗と、
 前記アバランシェフォトダイオード素子で増倍された電子に基づいて受光信号を出力するインバータと、を有し、
 前記リファレンス画素領域に配置された画素は、
 前記アバランシェフォトダイオード素子を有し、
 前記アバランシェフォトダイオード素子と直列に接続されたクエンチング抵抗と、前記アバランシェフォトダイオード素子で増倍された電子に基づいて受光信号を出力するインバータと、を有していない
請求項1に記載のセンサチップ。
[請求項6]
 複数の画素が行列状に配置された画素領域を有する画素アレイ部と、
 前記画素ごとに設けられる高電界領域によりキャリアを増幅させるアバランシェフォトダイオード素子と、
 前記アバランシェフォトダイオード素子が形成される半導体基板において隣接する他の前記画素との間を絶縁して分離する画素間分離部と、
 前記高電界領域を少なくとも覆うように、前記半導体基板の受光面の反対側となる面に対して積層される配線層に設けられる配線と、
を備え、
 前記画素アレイ部は、前記画素領域の外周近傍に位置するダミー画素領域を有し、
 前記ダミー画素領域に配置された前記アバランシェフォトダイオード素子のカソード電位及びアノード電位が同電位であるか、又はカソード電位及びアノード電位の少なくとも一方がフローティングである
センサチップを備える電子機器。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]