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1. WO2020203662 - 半導体装置及び半導体装置の製造方法

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明 細 書

発明の名称 半導体装置及び半導体装置の製造方法

技術分野

0001  

背景技術

0002  

発明の概要

発明が解決しようとする課題

0003  

課題を解決するための手段

0004   0005  

図面の簡単な説明

0006  

発明を実施するための形態

0007   0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041  

産業上の利用可能性

0042  

符号の説明

0043  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25   26   27   28   29   30   31   32   33   34   35   36   37   38   39   40   41   42  

明 細 書

発明の名称 : 半導体装置及び半導体装置の製造方法

技術分野

[0001]
 本開示は、トレンチ構造を有するダイオード、トランジスタ等の半導体装置及び半導体装置の製造方法に関する。

背景技術

[0002]
 従来、特表2016-502270号公報にも記載されているように、ショットキー障壁を形成する第1導電型の半導体層の表面から形成されたトレンチの底部に位置する当該半導体層内領域に、第2導電型低濃度領域が形成されたトレンチ構造を有する半導体装置が知られる。

発明の概要

発明が解決しようとする課題

[0003]
 上記従来の半導体装置にあっては、半導体基板を平面視したとき、トレンチ底部の第2導電型低濃度領域がトレンチの外に張り出している。
 このような第2導電型低濃度領域がトレンチ底部から外方に張り出した構造では、順方向電流の導通領域に、当該第2導電型低濃度領域が張り出していることとなり、オン抵抗の上昇を招く、従って順方向特性が劣化することがある。
 耐圧を向上しようとして上記第2導電型低濃度領域を形成する、さらには同領域を大きく形成しようとすると、耐圧の向上が得られるが、オン抵抗の上昇が伴う。そのため、オン抵抗の上昇を抑えつつ耐圧を向上することが難しいことがある。
 また、次世代デバイス材料(GaNやSiCなど)などの特定の半導体材料において、イオン注入技術が十分に確立していない段階が今後も生じる恐れがある。そのような材料を選択したときイオン注入技術を使って第2導電型低濃度領域を所望の範囲に精度よく形成しにくいという問題が生じ得る。

課題を解決するための手段

[0004]
 本開示の1つの態様の半導体装置は、半導体基板と、前記半導体基板の表面に積層された第1導電型の第1半導体層と、前記第1半導体層の凹部の底に積層されたエピタキシャル成長により結晶成長した第2導電型の第2半導体層と、側面が前記第1半導体層により構成され、底面の少なくとも一部が前記第2半導体層により構成されたトレンチと、前記トレンチの底面及び側面を被膜する絶縁膜と、前記絶縁膜により被膜された前記トレンチの内部を埋める導電体と、前記導電体に電気的に接続するとともに、前記第1半導体層の表面とショットキー障壁を形成する金属膜と、を備え、前記第2半導体層は、前記トレンチの底面の全部又は中央部を構成し、前記半導体基板を平面視したとき、前記トレンチの領域内に収まっている。
[0005]
 本開示の1つの態様の半導体装置の製造方法は、半導体基板と、前記半導体基板の表面に積層された第1導電型の第1半導体層と、前記第1半導体層の凹部の底に積層された第2導電型の第2半導体層と、側面が前記第1半導体層により構成され、底面の少なくとも一部が前記第2半導体層により構成されたトレンチと、前記トレンチの底面及び側面を被膜する絶縁膜と、前記絶縁膜により被膜された前記トレンチの内部を埋める導電体と、前記導電体に電気的に接続するとともに、前記第1半導体層の表面とショットキー障壁を形成する金属膜と、を備える半導体装置を製造する方法であって、前記第1半導体層上に、第2導電型の不純物を含む前記第2半導体層をエピタキシャル成長により積層する第2半導体層積層工程を備える。

図面の簡単な説明

[0006]
[図1] 本開示の第1実施形態を説明するための断面模式図である。
[図2] 本開示の第1実施形態を説明するための断面模式図である。
[図3] 本開示の第1実施形態を説明するための断面模式図である。
[図4] 本開示の第1実施形態を説明するための断面模式図である。
[図5] 本開示の第1実施形態を説明するための断面模式図である。
[図6] 本開示の第1実施形態を説明するための断面模式図である。
[図7] 本開示の第1実施形態を説明するための断面模式図である。
[図8] 本開示の第1実施形態を説明するための断面模式図である。
[図9] 本開示の第2実施形態を説明するための断面模式図である。
[図10] 本開示の第2実施形態を説明するための断面模式図である。
[図11] 本開示の第2実施形態を説明するための断面模式図である。
[図12] 本開示の第2実施形態を説明するための断面模式図である。
[図13] 本開示の第2実施形態を説明するための断面模式図である。
[図14] 本開示の第2実施形態を説明するための断面模式図である。
[図15] 本開示の第2実施形態を説明するための断面模式図である。
[図16] 本開示の第3実施形態を説明するための断面模式図である。
[図17] 本開示の第3実施形態を説明するための断面模式図である。
[図18] 本開示の第3実施形態を説明するための断面模式図である。
[図19] 本開示の第3実施形態を説明するための断面模式図である。
[図20] 本開示の第3実施形態を説明するための断面模式図である。
[図21] 本開示の第3実施形態を説明するための断面模式図である。
[図22] 本開示の第3実施形態を説明するための断面模式図である。
[図23] 本開示の第3実施形態を説明するための断面模式図である。
[図24] 本開示の第3実施形態を説明するための断面模式図である。
[図25] 本開示の第4実施形態を説明するための断面模式図である。
[図26] 本開示の第4実施形態を説明するための断面模式図である。
[図27] 本開示の第4実施形態を説明するための断面模式図である。
[図28] 本開示の第4実施形態を説明するための断面模式図である。
[図29] 本開示の第4実施形態を説明するための断面模式図である。
[図30] 本開示の第4実施形態を説明するための断面模式図である。
[図31] 本開示の第5実施形態を説明するための断面模式図である。
[図32] 本開示の第5実施形態を説明するための断面模式図である。
[図33] 本開示の第5実施形態を説明するための断面模式図である。
[図34] 本開示の第5実施形態を説明するための断面模式図である。
[図35] 本開示の第5実施形態を説明するための断面模式図である。
[図36] 本開示の第5実施形態を説明するための断面模式図である。
[図37] 本開示の第5実施形態を説明するための断面模式図である。
[図38] 本開示の第5実施形態を説明するための断面模式図である。
[図39] 本開示の第5実施形態を説明するための断面模式図である。
[図40] 本開示の第5実施形態を説明するための断面模式図である。
[図41] 本開示の第6実施形態を説明するための断面模式図である。
[図42] 順方向電圧及び耐圧につき、本発明例と比較例とを比較したグラフである。

発明を実施するための形態

[0007]
 以下に本開示の一実施形態につき図面を参照して説明する。
[0008]
〔第1実施形態〕
 まず、第1実施形態の半導体装置の製造方法及び半導体装置につき説明する。
(製造方法)
 次の通り半導体装置を製造する。
 図1に示す半導体基板101上に第1半導体層の下層部102が積層された構成に対し、図2に示すように第2導電型(P型)の不純物を含む第2半導体層103をエピタキシャル成長により積層する第2半導体層積層工程を実施する。
 半導体基板101はN型高濃度シリコン基板である。半導体層102は、エピタキシャル成長法により半導体基板101の表面に積層されたN型低濃度の半導体層である。
[0009]
 次に図3に示すように第2半導体層103上にエッチングマスクパターン104を形成する。
 次に図4に示すようにエッチングマスクパターン104をマスクにしてエッチングすることで、エッチングマスクパターン104から露出した第2半導体層103を除去し、エッチングマスクパターン104の下の第2半導体層103Pを残す。以上のように第2半導体層積層工程の後、当該第2半導体層積層工程によって積層した半導体層を選択的にエッチングして残した部分を製品部分の第2半導体層103Pとする。
 次に図5に示すように、第2半導体層103Pの周囲に隣接してN型の第1半導体層の上層部105を、第2半導体層103Pより高く積層することでトレンチ106を構成する。
[0010]
 次に図6に示すように、エッチングマスクパターン104を除去する。すると、トレンチ106が現れる。なお、トレンチ106の数は任意である。
 次に図7に示すように絶縁膜(熱酸化膜)107a、107bを、トレンチ106内を含め上層部105の表面、トレンチ106の底面に露出した第2半導体層103Pの上面に形成した後、トレンチ106内に導電体108を埋設する。導電体108の材料としてはポリシリコンまたは金属材料等を適用する。
 さらに、トレンチ106の周囲の絶縁膜107bを除去した後、図8に示すようにショットキー金属膜109aを上層部105の上面105aに接合させてショットキー障壁を形成し、さらに表面電極金属膜109bを形成してショットキー金属膜109aと導電体108とを接続する。さらに、裏面電極金属膜110を形成する。
[0011]
(半導体装置)
 例えば以上の製造方法により製造できる半導体装置100は、図8に示すように第1導電型で比較的高濃度の半導体基板101と、半導体基板101の表面に積層された第1導電型で比較的低濃度の第1半導体層102,105と、第1半導体層102,105の凹部111の底に積層されたエピタキシャル成長により結晶成長した第2導電型の第2半導体層103Pと、側面が第1半導体層の上層部105により構成され、底面の全部が第2半導体層103Pにより構成されたトレンチ106と、トレンチ106の底面及び側面を被膜する絶縁膜107aと、絶縁膜107aにより被膜されたトレンチ106の内部を埋める導電体108と、導電体108に電気的に接続するとともに、第1半導体層の上層部105の上面105aとショットキー障壁を形成するショットキー金属膜109aと、を備える。
 第2半導体層103Pは、トレンチ106の下に配置され、半導体基板101を平面視したとき、トレンチ106の領域内に収まっている。
[0012]
 半導体基板101上に積層された半導体層内の領域であって、半導体基板101を平面視したときトレンチ106の領域外の領域は、第1導電型(N型)の領域で占められている。したがって、ショットキー接合下に順方向電流の導通領域を大きく確保することができる。
[0013]
 半導体装置100は、SBD(Schottky diode)のほか、MOSFET(metal-oxide-semiconductor field-effect transistor)、IGBT(Insulated Gate Bipolar Transistor)などに応用できる。
 MOSFETを構成する場合は、Pボディ、ゲート等が中心部に形成され、表面電極金属膜109bがソース電極、裏面電極金属膜110がドレイン電極となる。IGBTの場合はさらに、半導体基板101としてP型高濃度基板が適用され、表面電極金属膜109bがエミッター電極、裏面電極金属膜110がコレクター電極となる。
[0014]
〔第2実施形態〕
 次に、第2実施形態の半導体装置の製造方法及び半導体装置につき説明する。
(製造方法)
 次の通り半導体装置を製造する。
 図9に示す半導体基板201上に第1半導体層202が積層された構成に対し、図10に示すように第1半導体層202上にエッチングマスクパターン203を形成する。半導体基板201はN型高濃度シリコン基板である。半導体層202は、エピタキシャル成長法により半導体基板201の表面に積層されたN型低濃度の半導体層である。
 次に図11に示すようにエッチングマスクパターン203をマスクにしてエッチングすることで、第1半導体層202に凹部204を形成する。
 次に、図12に示すように第2導電型(P型)の不純物を含む第2半導体層205Pをエピタキシャル成長により凹部204の底に積層する第2半導体層積層工程を実施する。これにより、第2半導体層205Pの上面を底面としたトレンチ206を形成する。
[0015]
 次に図13に示すようにエッチングマスクパターン203を除去する。
 次に図14に示すように絶縁膜(熱酸化膜)207a、207bを、トレンチ206内を含め第1半導体層202の表面、トレンチ206の底面に露出した第2半導体層205Pの上面に形成した後、トレンチ206内に導電体208を埋設する。導電体208の材料としてはポリシリコンまたは金属材料等を適用する。
 さらに、トレンチ206の周囲の絶縁膜207bを除去した後、図15に示すようにショットキー金属膜209aを第1半導体層202の表面202aに接合させてショットキー障壁を形成し、さらに表面電極金属膜209bを形成してショットキー金属膜209aと導電体208とを接続する。さらに、裏面電極金属膜210を形成する。
[0016]
(半導体装置)
 例えば以上の製造方法により製造できる半導体装置200は、図15に示すように第1導電型で比較的高濃度の半導体基板201と、半導体基板201の表面に積層された第1導電型で比較的低濃度の第1半導体層202と、第1半導体層202の凹部204の底に積層されたエピタキシャル成長により結晶成長した第2導電型の第2半導体層205Pと、側面が第1半導体層202により構成され、底面の全部が第2半導体層205Pにより構成されたトレンチ206と、トレンチ206の底面及び側面を被膜する絶縁膜207aと、絶縁膜207aにより被膜されたトレンチ206の内部を埋める導電体208と、導電体208に電気的に接続するとともに、第1半導体層202の表面202aとショットキー障壁を形成するショットキー金属膜209aと、を備える。
 第2導電型領域205Pは、トレンチ206の下に配置され、半導体基板201を平面視したとき、トレンチ206の領域内に収まっている。
[0017]
 半導体基板201上に積層された半導体層内の領域であって、半導体基板201を平面視したときトレンチ206の領域外の領域は、第1導電型(N型)の領域で占められている。したがって、ショットキー接合下に順方向電流の導通領域を大きく確保することができる。
[0018]
 半導体装置200は、SBD(Schottky diode)のほか、MOSFET(metal-oxide-semiconductor field-effect transistor)、IGBT(Insulated Gate Bipolar Transistor)などに応用できる。
 MOSFETを構成する場合は、Pボディ、ゲート等が中心部に形成され、表面電極金属膜209bがソース電極、裏面電極金属膜210がドレイン電極となる。IGBTの場合はさらに、半導体基板201としてP型高濃度基板が適用され、表面電極金属膜209bがエミッター電極、裏面電極金属膜210がコレクター電極となる。
[0019]
〔第3実施形態〕
 次に、第3実施形態の半導体装置の製造方法及び半導体装置につき説明する。
(製造方法)
 次の通り半導体装置を製造する。
 図16に示すように上記第2実施形態と同様にして、半導体基板301上の第1半導体層302上に、トレンチの形成予定の領域で開口する絶縁体マスクパターン303を形成して、これをマスクにしてエッチングすることで、第1半導体層302に凹部304を形成する(凹部形成工程)。
 次に、凹部形成工程後のマスク形成工程として、まず図17に示すように絶縁体層305を形成する。絶縁体層305を、上記のトレンチ形成工程における絶縁体マスクパターン303の上に積層する。それとともに絶縁体層305で凹部304の底面及び側面を覆う。絶縁体マスクパターン303及び絶縁体層305を構成する絶縁材料としては、酸化ケイ素、窒化ケイ素、TEOS(オルトケイ酸テトラエチル)などが挙げられる。絶縁体層205の積層方法としては、例えば化学蒸着(CVD)が適用される。
 次に、図18に示すように表面全体をエッチングする。エッチングとしては異方性エッチングを適用する。異方性エッチングとしては、表面に垂直な縦方向のエッチング速度が、表面に平行な横方向のエッチング速度より早い反応性のものを適用する。
 したがって、図18に示すように絶縁体層305の一部のうち、凹部304の底面の外縁部304a及び側面304bに被着する部分の側壁絶縁体305Sを残しつつ、凹部304の底面の中央部304cを露出させることができる。凹部304の底面の中央部304c上の絶縁体が縦方向エッチングにより除去される時、側壁絶縁体305Sが残存するからである。
 側壁絶縁体305Sは、凹部304の開口に近い部位ほどエッチングが進行するので、凹部304の開口から底面に近づくにつれて厚くなる。
[0020]
 また、凹部304の周囲の第1半導体層302の表面302aでは、絶縁体マスクパターン303が図17に示したエッチング前の段階で絶縁体層305に覆われている。そのため、凹部304の底面の中央部304c上の絶縁体が縦方向エッチングにより除去される時、絶縁体マスクパターン303も残存する。
 以上の異方性エッチングにより残存した絶縁体マスクパターン303と側壁絶縁体305Sとを合わせて絶縁体マスクパターン306とする。
 絶縁体マスクパターン306は、図18に示すように凹部304の周囲の第1半導体層302の表面302a並びに凹部304の底面の外縁部304a及び側面304bを覆い、同底面の中央部304cを露出させたパターンとなっている。この絶縁体マスクパターン306を次の第2半導体層積層工程のためのマスクとする。
[0021]
 次に、第2半導体層積層工程を実施する。第2半導体層積層工程では、第1半導体層302上に、第2導電型の不純物を含む第2半導体層308をエピタキシャル成長により積層する。
 本実施形態では、絶縁体マスクパターン306をマスクにして、凹部304の底面の中央部304cに露出する第1半導体層302上に、第2半導体層を積層する。但し、これに先行して、小凹部形成工程を実施する。
 小凹部形成工程として、図19に示すように絶縁体マスクパターン306をマスクにして凹部304の底面の中央部304cに露出する第1半導体層302をエッチングすることで凹部304の底面の中央部304cに第1半導体層302の小凹部307を形成する。
 次に、図20に示すように絶縁体マスクパターン306をマスクにして、凹部304の底面の中央部に露出する第1半導体層302上に、第2半導体層308を積層する。ここでは、小凹部307が先に形成されているので、絶縁体マスクパターン306をマスクにして、小凹部内307に、第2半導体層308を積層する。
 次に、熱処理により第2半導体層308の不純物を拡散させ、図21に示すように第2導電型領域309Pを形成する。
 絶縁体マスクパターン306を除去し、第2導電型領域309Pの上面を底面中央部としたトレンチ310を形成する。
[0022]
 次に図23に示すように絶縁膜(熱酸化膜)311a、311bを、トレンチ310内を含め第1半導体層302の表面、トレンチ306の底面に露出した第2半導体層308の上面に形成した後、トレンチ310内に導電体312を埋設する。導電体312の材料としてはポリシリコンまたは金属材料等を適用する。
 さらに、トレンチ310の周囲の絶縁膜311bを除去した後、図24に示すようにショットキー金属膜313aを第1半導体層302の表面302aに接合させてショットキー障壁を形成し、さらに表面電極金属膜313bを形成してショットキー金属膜313aと導電体312とを接続する。さらに、裏面電極金属膜314を形成する。
[0023]
(半導体装置)
 例えば以上の製造方法により製造できる半導体装置300は、図24に示すように第1導電型で比較的高濃度の半導体基板301と、半導体基板301の表面に積層された第1導電型で比較的低濃度の第1半導体層302と、第1半導体層302の凹部304+307の底に積層されたエピタキシャル成長により結晶成長した第2導電型の第2半導体層308と、側面が第1半導体層302により構成され、底面の中央部が第2半導体層308により構成されたトレンチ310と、トレンチ310の底面及び側面を被膜する絶縁膜311aと、絶縁膜311aにより被膜されたトレンチ310の内部を埋める導電体312と、導電体312に電気的に接続するとともに、第1半導体層302の表面302aとショットキー障壁を形成するショットキー金属膜313aと、を備える。
 第2半導体層308及びこれを第2導電型不純物の拡散源とした第2導電型領域309Pは、トレンチ310の下に配置され、半導体基板201を平面視したとき、トレンチ206の領域内に収まっている。
[0024]
 第2半導体層308及び第2導電型領域309Pは、トレンチ310の底面の中央部を構成し、半導体基板301を平面視したとき、トレンチ310の領域の外縁に接することなく、同領域内に収まっている。第1半導体層302は、中央部を除くトレンチ310の底面の外縁部を構成する。
 半導体基板301上に積層された半導体層内の領域であって、半導体基板301を平面視したときトレンチ310の領域外の領域は、第1導電型(N型)の領域で占められている。したがって、ショットキー接合下に順方向電流の導通領域を大きく確保することができる。
 本実施形態においては、トレンチ310の底面はフラットに形成されている、すなわち、第1半導体層302が構成する外縁部と、第2半導体層308が構成する中央部とが同一深さに配置されている。
[0025]
 半導体装置300は、SBD(Schottky diode)のほか、MOSFET(metal-oxide-semiconductor field-effect transistor)、IGBT(Insulated Gate Bipolar Transistor)などに応用できる。
 MOSFETを構成する場合は、Pボディ、ゲート等が中心部に形成され、表面電極金属膜313bがソース電極、裏面電極金属膜314がドレイン電極となる。IGBTの場合はさらに、半導体基板301としてP型高濃度基板が適用され、表面電極金属膜313bがエミッター電極、裏面電極金属膜314がコレクター電極となる。
[0026]
〔第4実施形態〕
 次に、第4実施形態の半導体装置の製造方法及び半導体装置につき説明する。
(製造方法)
 次の通り半導体装置を製造する。
 上記第3実施形態の図18までの工程と同様にして、図25に示すように第1半導体層402に凹部404を形成し、凹部404内に側壁絶縁体405Sを設ける。
 上記第3実施形態の同様の異方性エッチングにより残存した絶縁体マスクパターン403と側壁絶縁体405Sとを合わせて絶縁体マスクパターン406とする。
 絶縁体マスクパターン406は、図25に示すように凹部404の周囲の第1半導体層402の表面402a並びに凹部404の底面の外縁部404a及び側面404bを覆い、同底面の中央部404cを露出させたパターンとなっている。この絶縁体マスクパターン406を次の第2半導体層積層工程のためのマスクとする。
[0027]
 次に、第2半導体層積層工程を実施する。第2半導体層積層工程では、第1半導体層402上に、第2導電型の不純物を含む第2半導体層407Pをエピタキシャル成長により積層する。
 本実施形態では、絶縁体マスクパターン406をマスクにして、凹部404の底面の中央部404cに露出する第1半導体層402上に、第2半導体層407Pを積層し、図26に示す構造を得る。
 次に、図27に示すように絶縁体マスクパターン406を除去し、第2半導体層407Pの上面を凸状の底面中央部としたトレンチ408を形成する。
[0028]
 次に図28に示すように絶縁膜(熱酸化膜)409a、409bを、トレンチ408内を含め第1半導体層402の表面、トレンチ408の底面に露出した第2半導体層407Pの上面に形成した後、図29に示すようにトレンチ408内に導電体410を埋設する。導電体410の材料としてはポリシリコンまたは金属材料等を適用する。
 さらに、トレンチ408の周囲の絶縁膜409bを除去した後、図30に示すようにショットキー金属膜411aを第1半導体層402の表面402aに接合させてショットキー障壁を形成し、さらに表面電極金属膜411bを形成してショットキー金属膜411aと導電体410とを接続する。さらに、裏面電極金属膜412を形成する。
[0029]
(半導体装置)
 例えば以上の製造方法により製造できる半導体装置400は、図30に示すように第1導電型で比較的高濃度の半導体基板401と、半導体基板401の表面に積層された第1導電型で比較的低濃度の第1半導体層402と、第1半導体層402の凹部404の底に積層されたエピタキシャル成長により結晶成長した第2導電型の第2半導体層407Pと、側面が第1半導体層402により構成され、底面の中央部が第2半導体層407Pにより構成されたトレンチ408と、トレンチ408の底面及び側面を被膜する絶縁膜409aと、絶縁膜409aにより被膜されたトレンチ408の内部を埋める導電体410と、導電体410に電気的に接続するとともに、第1半導体層402の表面402aとショットキー障壁を形成するショットキー金属膜411aと、を備える。
 第2半導体層407Pは、トレンチ408の下に配置され、半導体基板401を平面視したとき、トレンチ408の領域内に収まっている。
[0030]
 第2半導体層407Pは、トレンチ408の底面の中央部を構成し、半導体基板401を平面視したとき、トレンチ408の領域の外縁に接することなく、同領域内に収まっている。第1半導体層402は、中央部を除くトレンチ408の底面の外縁部を構成する。
 半導体基板401上に積層された半導体層内の領域であって、半導体基板401を平面視したときトレンチ408の領域外の領域は、第1導電型(N型)の領域で占められている。したがって、ショットキー接合下に順方向電流の導通領域を大きく確保することができる。
 本実施形態においては、トレンチ408の底面は、第2半導体層407Pによる凸部を有する、すなわち、第1半導体層402が構成する外縁部に対して、第2半導体層407Pが構成する中央部が凸状に形成されている。
[0031]
 半導体装置400は、SBD(Schottky diode)のほか、MOSFET(metal-oxide-semiconductor field-effect transistor)、IGBT(Insulated Gate Bipolar Transistor)などに応用できる。
 MOSFETを構成する場合は、Pボディ、ゲート等が中心部に形成され、表面電極金属膜411bがソース電極、裏面電極金属膜412がドレイン電極となる。IGBTの場合はさらに、半導体基板401としてP型高濃度基板が適用され、表面電極金属膜411bがエミッター電極、裏面電極金属膜412がコレクター電極となる。
〔第5実施形態〕
 次に、第5実施形態の半導体装置の製造方法及び半導体装置につき説明する。
(製造方法)
 次の通り半導体装置を製造する。
 図31に示す半導体基板501上に積層された第1半導体層の下層部502の表面に、図32に示すようにトレンチの形成予定の領域で開口するマスクパターン503を形成する。半導体基板501はN型高濃度シリコン基板である。第1半導体層の下層部502は、エピタキシャル成長法により半導体基板501の表面に積層されたN型低濃度の半導体層である。
 次に、第2導電型(P型)の不純物を含む第2半導体層504Pをエピタキシャル成長により積層する第2半導体層積層工程を実施する。
 本実施形態では第2半導体層積層工程として、マスクパターン503をマスクとしてトレンチの形成予定領域の下層部502の上に第2半導体層504Pをマスクパターン503より低く積層し、残りのギャップ、すなわち、第2半導体層504Pとマスクパターン503とのギャップを窒化膜505で埋め、図33に示す構造を得る。
 次に、図34に示すように窒化膜505をエッチングしてマスクパターン503を露出させ、マスクパターン503の開口部の第2半導体層504P上に窒化膜506を残す。
 次に、図35に示すようにマスクパターン503を除去して、同マスクパターン503があった下層部502上に、図36に示すように第1半導体層の上層部507を第2半導体層504Pより高く積層する。上層部507は、下層部502と同様にN型低濃度の半導体層である。上層部507を、窒化膜506をマスクにしてエピタキシャル成長法により下層部502の表面に積層する。
 次に、図37に示すように窒化膜506を除去することでトレンチ508を構成する。
[0032]
 次に図38に示すように絶縁膜(熱酸化膜)509a、509bを、トレンチ508内を含め上層部507の表面、トレンチ508の底面に露出した第2半導体層504Pの上面に形成する。
 その後、図39に示すようにトレンチ508内に導電体510を埋設する。導電体510の材料としてはポリシリコンまたは金属材料等を適用する。
 さらに、トレンチ508の周囲の絶縁膜509bを除去した後、図40に示すようにショットキー金属膜511aを上層部507の上面507aに接合させてショットキー障壁を形成し、さらに表面電極金属膜511bを形成してショットキー金属膜511aと導電体510とを接続する。さらに、裏面電極金属膜512を形成する。
[0033]
(半導体装置)
 例えば以上の製造方法により製造できる半導体装置500は、図40に示すように第1導電型で比較的高濃度の半導体基板501と、半導体基板501の表面に積層された第1導電型で比較的低濃度の第1半導体層502,507と、第1半導体層502,507の凹部513の底に積層されたエピタキシャル成長により結晶成長した第2導電型の第2半導体層504Pと、側面が第1半導体層の上層部507により構成され、底面の全部が第2半導体層504Pにより構成されたトレンチ508と、トレンチ508の底面及び側面を被膜する絶縁膜509aと、絶縁膜509aにより被膜されたトレンチ508の内部を埋める導電体510と、導電体510に電気的に接続するとともに、第1半導体層の上層部507の上面507aとショットキー障壁を形成するショットキー金属膜511aと、を備える。
 第2半導体層504Pは、トレンチ508の下に配置され、半導体基板501を平面視したとき、トレンチ508の領域内に収まっている。
[0034]
 半導体基板501上に積層された半導体層内の領域であって、半導体基板501を平面視したときトレンチ508の領域外の領域は、第1導電型(N型)の領域で占められている。したがって、ショットキー接合下に順方向電流の導通領域を大きく確保することができる。
[0035]
 半導体装置500は、SBD(Schottky diode)のほか、MOSFET(metal-oxide-semiconductor field-effect transistor)、IGBT(Insulated Gate Bipolar Transistor)などに応用できる。
 MOSFETを構成する場合は、Pボディ、ゲート等が中心部に形成され、表面電極金属膜511bがソース電極、裏面電極金属膜512がドレイン電極となる。IGBTの場合はさらに、半導体基板501としてP型高濃度基板が適用され、表面電極金属膜511bがエミッター電極、裏面電極金属膜512がコレクター電極となる。
[0036]
〔第6実施形態〕
 次に、第6実施形態の半導体装置の製造方法及び半導体装置につき説明する。
 本実施形態は、上記第1実施形態の半導体装置100又は第5実施形態の半導体装置500を基本とした半導体装置として説明する。
 図41に示すように、第1半導体層の上層部105,507の上面105a,507aが凸状に形成されたものであり、その他は上記第1実施形態又は第5実施形態で説明した通りである。
 この上面105a,507aは、両側の導電体108,510から離れた中央部を頂部とするように突出している。かかる構造により、上面105a,507aの面積が大きくなり、従って、ショットキー金属膜109a,511aとの接合面であるショットキー接合面が大きくなり、より大きな順方向電流を流すことが可能になる。したがって、低いオン抵抗の順方向特性を実現することができる。
[0037]
 このような凸状の上面105a,507aは、上記第1実施形態又は第5実施形態で説明した製造方法により構成することができる。
 上記第1実施形態の上層部105は、エッチングマスクパターン104をマスクとしてエピタキシャル成長法により積層される。そのため、エッチングマスクパターン104のエッジから離れた中央部で堆積量が最大となり、上記の凸状の上面105aが形成される。
 上記第5実施形態の上層部507は、窒化膜506をマスクとしてエピタキシャル成長法により積層される。そのため、窒化膜506のエッジから離れた中央部で堆積量が最大となり、上記の凸状の上面507aが形成される。
 その後、凸状の上面105a,507aを平滑化することなく、ショットキー金属膜109a,511aを蒸着する。
 以上のようにして凸状の上面105a,507aに形成されたショットキー接合を得ることができる。
[0038]
〔作用効果〕
 以上説明した実施形態によれば、トレンチの下に配置される第2導電型の第2半導体層により逆電圧印加時の電界を緩和して耐圧を向上する。またショットキー接合下の順方向電流の導通領域を確保し、オン抵抗の上昇を抑えることができる。
 また、イオン注入法を用いずに、エピタキシャル技術を用いて、トレンチ底部に第2導電型の第2半導体層を所望の範囲に精度よく形成することができる。半導体基板301、第1半導体層102,105及び第2半導体層103に対して、GaN(窒化ガリウム)などのイオン注入技術が十分に確立していない半導体材料も選択できる。また半導体基板301、第1半導体層102,105及び第2半導体層103は、SiC(炭化ケイ素)、ダイヤモンド、Ga2O3(酸化ガリウム)、AlN(窒化アルミニウム)であってもよい。
 エピタキシャル技術を用いると、不純物プロファイルをイオン注入よりも急峻にすることができるため、ショットキー接合下の導通領域に第2導電型領域が広がりにくくなり、オン抵抗の上昇を抑えることができる。
 第1又は第5実施形態によれば、エッチング法を用いずにトレンチ形状を構成することができる。そのため、ダメージを受けたエッチング面の後処理が不要となる。
 第1又は第5実施形態によれば、第1半導体層の下層部と上層部とは、別工程で積層するので、第1半導体層の下層部と上層部とでドーピング濃度を変えることができる。これにより、性能改善が期待できる(例えば、上層部に比較して下層部のドーピング濃度を上げ、オン抵抗を下げる)。
[0039]
〔特性比較〕
 図42に、比較例と本発明例についてのVF-VRM特性を示す。VFはで、順方向電流IF=10〔A〕時の順方向電圧である。VRMは耐圧を示し、逆方向漏れ電流IRM=0.1〔mA〕時の逆方向電圧である。
 図42のグラフにおいて、上記第1実施形態に従った本発明例のSBDの特性を示す点11が出現した。
 図42のグラフにおいて、点14はP型領域103Pがトレンチ106の外方に張り出した比較例のSBDの特性を示す。その他の条件は、本発明例のSBD(点11)と共通とした。
 図42のグラフにおいて、直線16は、P型領域103Pが無い比較例のSBDの特性を示す。その他の条件は、本発明例のSBD(点11)と共通とした。直線16は、半導体層102,105のN型不純物濃度を低下させるほど、VF及びVRMが直線的に上昇する傾向を示す。
[0040]
 P型領域103Pがトレンチ106の外方に張り出した比較例のSBDのうち点14のSBDでは、P型領域103Pが無い比較例のSBDに対して耐圧VRMを向上することができた。しかし、それと引き替えに順方向電圧VFが上昇した。
 P型領域103Pがトレンチ106の外方に張り出した比較例のSBDでは、耐圧VRMの向上とともに順方向電圧VFが上昇する。これは、耐圧の向上が得られるが、オン抵抗の上昇が伴うからである。
 これに対し本発明例のSBD(点11)にあっては、オン抵抗の上昇を抑えつつ耐圧が向上され、比較例に比較して低いVFと高い耐圧VRMを達成することができた。
[0041]
 以上本開示の実施形態を説明したが、この実施形態は、例として示したものであり、この他の様々な形態で実施が可能であり、発明の要旨を逸脱しない範囲で、構成要素の省略、置き換え、変更を行うことができる。

産業上の利用可能性

[0042]
 本開示は、半導体装置及び半導体装置の製造方法に利用することができる。

符号の説明

[0043]
100 半導体装置
101 半導体基板
102,105半導体層(N型)
103P 第2半導体層(P型)
106 トレンチ
107a 絶縁膜(熱酸化膜)
108 導電体
109a ショットキー金属膜
109b 表面電極金属膜
110 裏面電極金属膜
111 凹部

請求の範囲

[請求項1]
 半導体基板と、
 前記半導体基板の表面に積層された第1導電型の第1半導体層と、
 前記第1半導体層の凹部の底に積層された、エピタキシャル成長により結晶成長した第2導電型の第2半導体層と、
 側面が前記第1半導体層により構成され、底面の少なくとも一部が前記第2半導体層により構成されたトレンチと、
 前記トレンチの底面及び側面を被膜する絶縁膜と、
 前記絶縁膜により被膜された前記トレンチの内部を埋める導電体と、
 前記導電体に電気的に接続するとともに、前記第1半導体層の表面とショットキー障壁を形成する金属膜と、を備え、
 前記第2半導体層は、前記トレンチの底面の全部又は中央部を構成し、前記半導体基板を平面視したとき、前記トレンチの領域内に収まっている半導体装置。
[請求項2]
 前記第2半導体層は、前記トレンチの底面の中央部を構成し、前記半導体基板を平面視したとき、前記トレンチの領域の外縁に接することなく、同領域内に収まっており、
 前記第1半導体層は、前記中央部を除く前記トレンチの底面の外縁部を構成する請求項1に記載の半導体装置。
[請求項3]
 前記第1半導体層が構成する前記外縁部と、前記第2半導体層が構成する前記中央部とが略同一深さに配置されている請求項2に記載の半導体装置。
[請求項4]
 前記第1半導体層が構成する前記外縁部に対して、前記第2半導体層が構成する前記中央部が凸状に形成されている請求項2に記載の半導体装置。
[請求項5]
 前記半導体基板上に積層された半導体層内の領域であって、前記半導体基板を平面視したとき前記トレンチの領域外の領域は、第1導電型の領域で占められている請求項1から請求項4のうちいずれか一に記載の半導体装置。
[請求項6]
 前記半導体基板、前記第1半導体層及び前記第2半導体層は、GaNを含む、
請求項1から請求項5のうちいずれか一に記載の半導体装置。
[請求項7]
 前記半導体基板、前記第1半導体層及び前記第2半導体層は、SiC、ダイヤモンド、Ga2O3、AlNのいずれかを含む、
請求項1から請求項5のうちいずれか一に記載の半導体装置。
[請求項8]
 半導体基板と、
 前記半導体基板の表面に積層された第1導電型の第1半導体層と、
 前記第1半導体層の凹部の底に積層された第2導電型の第2半導体層と、
 側面が前記第1半導体層により構成され、底面の少なくとも一部が前記第2半導体層により構成されたトレンチと、
 前記トレンチの底面及び側面を被膜する絶縁膜と、
 前記絶縁膜により被膜された前記トレンチの内部を埋める導電体と、
 前記導電体に電気的に接続するとともに、前記第1半導体層の表面とショットキー障壁を形成する金属膜と、を備える半導体装置を製造する方法であって、
 前記第1半導体層上に、第2導電型の不純物を含む前記第2半導体層をエピタキシャル成長により積層する第2半導体層積層工程を備える半導体装置の製造方法。
[請求項9]
 前記第2半導体層積層工程において、前記半導体基板上に積層された前記第1半導体層の下層部上に、前記第2半導体層を積層し、
 前記第2半導体層積層工程の後、当該第2半導体層積層工程によって積層した半導体層を選択的にエッチングして残した部分を前記第2半導体層とし、当該第2半導体層の周囲に隣接して前記第1半導体層の上層部を、当該第2半導体層より高く積層することで前記トレンチを構成する請求項8に記載の半導体装置の製造方法。
[請求項10]
 前記第2半導体層積層工程の前に、前記第1半導体層の表面に前記トレンチの形成予定領域で開口する絶縁体マスクパターンを形成し、当該絶縁体マスクパターンをマスクにして前記第1半導体層をエッチングすることで前記第1半導体層の凹部を形成する凹部形成工程と、
 前記凹部の周囲の前記第1半導体層の表面並びに当該凹部の底面の外縁部及び側面を覆い、同底面の中央部を露出させた絶縁体マスクパターンを設けるマスク形成工程と、を備え、
 第2半導体層積層工程において、前記マスク形成工程の絶縁体マスクパターンをマスクにして、前記底面の中央部に露出する前記第1半導体層上に、前記第2半導体層を積層する請求項8に記載の半導体装置の製造方法。
[請求項11]
 前記マスク形成工程の後であって前記第2半導体層積層工程の前に、前記マスク形成工程の絶縁体マスクパターンをマスクにして前記底面の中央部に露出する前記第1半導体層をエッチングすることで前記凹部の底面の中央部に前記第1半導体層の小凹部を形成する小凹部形成工程を備え、
 第2半導体層積層工程において、前記マスク形成工程の絶縁体マスクパターンをマスクにして、前記小凹部内に、前記第2半導体層を積層する請求項10に記載の半導体装置の製造方法。
[請求項12]
 前記マスク形成工程において、前記凹部形成工程の絶縁体マスクパターンの上に積層されるとともに前記凹部の底面及び側面を覆う絶縁体層を形成し、当該絶縁体層を異方性エッチングすることにより当該絶縁体層の一部であって前記凹部の底面の外縁部及び側面に被着する部分の絶縁体を残しつつ、前記凹部の底面の中央部を露出させる請求項10又は請求項11に記載の半導体装置の製造方法。
[請求項13]
 前記第2半導体層積層工程の前に、前記半導体基板上に積層された前記第1半導体層の下層部の表面に前記トレンチの形成予定領域で開口するマスクパターンを形成し、
 前記第2半導体層積層工程において、前記マスクパターンをマスクとして前記トレンチの形成予定領域の前記下層部の上に前記第2半導体層を前記マスクパターンより低く積層し、残りのギャップを窒化膜で埋め、
 前記マスクパターンを除去して、同マスクパターンがあった前記下層部上に前記第1半導体層の上層部を前記第2半導体層より高く積層し、前記窒化膜を除去することで前記トレンチを構成する請求項8に記載の半導体装置の製造方法。
[請求項14]
 前記半導体基板、前記第1半導体層及び前記第2半導体層は、GaNを含む、
請求項8から請求項13のうちいずれか一に記載の半導体装置の製造方法。
[請求項15]
 前記半導体基板、前記第1半導体層及び前記第2半導体層は、SiC、ダイヤモンド、Ga2O3、AlNのいずれかを含む、
請求項8から請求項13のうちいずれか一に記載の半導体装置の製造方法。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20]

[ 図 21]

[ 図 22]

[ 図 23]

[ 図 24]

[ 図 25]

[ 図 26]

[ 図 27]

[ 図 28]

[ 図 29]

[ 図 30]

[ 図 31]

[ 図 32]

[ 図 33]

[ 図 34]

[ 図 35]

[ 図 36]

[ 図 37]

[ 図 38]

[ 図 39]

[ 図 40]

[ 図 41]

[ 図 42]