処理中

しばらくお待ちください...

設定

設定

出願の表示

1. WO2020201880 - 検査装置及び検査方法

Document

明 細 書

発明の名称

技術分野

0001   0002   0003  

背景技術

0004   0005   0006   0007   0008  

先行技術文献

特許文献

0009  

非特許文献

0010  

発明の概要

発明が解決しようとする課題

0011   0012   0013   0014  

課題を解決するための手段

0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030  

発明の効果

0031   0032  

図面の簡単な説明

0033  

発明を実施するための形態

0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154   0155   0156   0157   0158   0159   0160   0161   0162   0163   0164   0165   0166   0167   0168   0169   0170   0171   0172   0173   0174   0175   0176   0177   0178   0179   0180   0181   0182   0183   0184   0185   0186   0187   0188   0189   0190   0191   0192   0193   0194   0195   0196   0197   0198   0199   0200   0201   0202   0203   0204   0205   0206   0207   0208   0209   0210   0211   0212   0213   0214   0215   0216   0217   0218   0219   0220   0221   0222   0223   0224   0225   0226   0227   0228   0229   0230   0231   0232   0233   0234   0235   0236   0237   0238   0239   0240   0241   0242   0243   0244   0245   0246   0247   0248   0249   0250   0251   0252   0253   0254   0255   0256   0257   0258   0259   0260   0261   0262   0263   0264   0265   0266   0267   0268   0269   0270   0271   0272   0273   0274   0275   0276   0277   0278   0279   0280   0281   0282   0283   0284   0285   0286   0287   0288   0289   0290   0291   0292   0293   0294   0295   0296   0297   0298   0299   0300   0301   0302   0303   0304   0305   0306   0307   0308   0309   0310   0311   0312   0313   0314   0315   0316   0317   0318   0319   0320   0321   0322   0323   0324   0325   0326   0327   0328   0329   0330   0331   0332   0333   0334   0335   0336   0337   0338   0339   0340   0341   0342   0343   0344   0345   0346   0347   0348   0349   0350   0351   0352   0353   0354   0355   0356   0357   0358   0359   0360   0361   0362   0363   0364   0365   0366   0367   0368   0369   0370   0371   0372   0373   0374   0375   0376   0377   0378   0379   0380   0381   0382   0383   0384   0385   0386   0387   0388   0389   0390   0391   0392   0393   0394   0395   0396   0397   0398   0399   0400   0401   0402   0403   0404   0405   0406   0407   0408   0409   0410   0411   0412   0413   0414   0415   0416   0417   0418   0419   0420   0421   0422   0423   0424   0425   0426   0427   0428   0429   0430   0431   0432   0433   0434   0435   0436   0437   0438   0439   0440   0441   0442   0443   0444   0445   0446   0447   0448   0449   0450   0451   0452   0453   0454   0455   0456   0457   0458   0459   0460   0461   0462   0463   0464   0465   0466   0467   0468   0469   0470   0471   0472   0473   0474   0475   0476   0477   0478   0479   0480   0481   0482   0483   0484   0485   0486   0487   0488   0489   0490   0491   0492   0493   0494   0495   0496   0497   0498   0499   0500   0501   0502   0503   0504   0505   0506   0507   0508   0509   0510   0511   0512   0513   0514   0515   0516   0517   0518   0519   0520   0521   0522   0523   0524   0525   0526   0527   0528   0529   0530   0531   0532   0533   0534   0535   0536   0537   0538   0539   0540   0541   0542   0543   0544   0545   0546   0547   0548   0549   0550   0551   0552   0553   0554   0555   0556   0557   0558   0559   0560   0561   0562   0563   0564   0565   0566   0567   0568   0569   0570   0571   0572   0573   0574   0575   0576   0577   0578   0579   0580   0581   0582   0583   0584   0585   0586   0587   0588   0589   0590   0591   0592   0593   0594   0595   0596   0597   0598   0599   0600   0601   0602   0603   0604   0605   0606   0607   0608   0609   0610   0611   0612   0613   0614   0615   0616   0617   0618   0619   0620   0621   0622   0623   0624   0625   0626   0627   0628   0629  

実施例

0630   0631   0632   0633   0634   0635   0636   0637   0638   0639   0640   0641   0642   0643   0644   0645   0646   0647   0648   0649   0650   0651   0652   0653   0654  

符号の説明

0655  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16  

図面

1   2   3A   3B   3C   4   5A   5B   5C   6A   6B   7A   7B   8   9   10A   10B   11   12   13   14   15   16   17A   17B   18A   18B   18C   18D   18E   18F   18G   18H   19   20   21A   21B   21C   22A   22B   23   24A   24B   25   26A   26B   26C   27A   27B   27C   28A   28B   28C   28D   29   30   31A   31B   32  

明 細 書

発明の名称 : 検査装置及び検査方法

技術分野

[0001]
本発明の一形態は、検査装置及び検査方法に関する。
[0002]
また、本発明の一形態は半導体装置に関する。なお、本発明の一形態は上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一形態は、プロセス、マシン、マニュファクチャ、又は、組成物(コンポジション・オブ・マター)に関するものである。
[0003]
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、記憶装置、電気光学装置、蓄電装置、半導体回路、及び電子機器は、半導体装置を有する場合がある。

背景技術

[0004]
近年、人工ニューラルネットワーク(以下、ニューラルネットワークと呼ぶ)を用いた人工知能(AI:Artificial Intelligence)の開発が盛んに行われ、主に画像認識の分野で成功例が報告されている。
[0005]
また、製造工程における外観検査において、人工知能を活用した事例が報告されている。特に、検査画像と、ニューラルネットワークが生成した画像との差分を解析することで、異常を自動的に判定するシステムが報告されている(特許文献1)。
[0006]
また、近年、チャネル形成領域に酸化物半導体、又は金属酸化物を用いたトランジスタ(Oxide Semiconductorトランジスタ、以下、OSトランジスタと呼ぶ)が注目されている。OSトランジスタのオフ電流が極めて小さいことを利用して、OSトランジスタを用いたアプリケーションが提案されている。
[0007]
例えば、特許文献2には、OSトランジスタを、DRAM(Dynamic Random Access Memory)に用いた例が開示されている。また、特許文献3には、OSトランジスタを用いた不揮発性メモリが開示されている。本明細書等では、OSトランジスタを用いたメモリをOSメモリと呼ぶ。OSメモリは、書き換え可能回数に制限がなく、消費電力も少ない。
[0008]
また、OSメモリを用いたマルチビットメモリが提案されている(非特許文献1)。マルチビットメモリはアナログデータをデジタルデータに変換することなく、アナログデータのまま記憶することができる。すなわち、マルチビットメモリはアナログメモリとして機能することができる。上記マルチビットメモリを備えた、アナログニューラルネットワークが提案されている(非特許文献2)。アナログニューラルネットワークは、取得したデータをアナログデータのまま記憶し、計算することができる。そのため、従来のデジタル回路でニューラルネットワークを計算するよりも、電力消費量が少ない。

先行技術文献

特許文献

[0009]
特許文献1 : 国際公開第2018−105028
特許文献2 : 特開2013−168631
特許文献3 : 特開2012−069932

非特許文献

[0010]
非特許文献1 : T.Onuki、et al.、Symp.VLSI Circuit Dig.Tech.Papers、pp.124−125.2016
非特許文献2 : T.Aoki、et al.、International Conference on Solid State Devices and Materials(SSDM)、Dig.Tech.Papers,pp.191−192、2017

発明の概要

発明が解決しようとする課題

[0011]
半導体デバイスの製造現場では、例えば、配線及びコンタクトホール等の微細な部分の外観検査に、走査型電子顕微鏡(SEM:Scanning Electron Microscope)が用いられる。しかし、SEM等の電子顕微鏡で取得した画像は、試料のチャージアップ、及び加速電圧のばらつき等の影響で、光学顕微鏡で取得した画像よりもノイズを多く含む。そうしたノイズは、SEM画像を自動解析するシステムを構築する際の妨げになる。
[0012]
また、ニューラルネットワークを用いたシステムを構築する場合、計算機にGPU(Graphics Processing Unit)を用いるのが一般的であるが、GPUを用いた計算機は消費電力が大きく、維持費がかかる。
[0013]
本発明の一形態は、画像に含まれる異常を高精度に検知することが可能な検査装置を提供することを課題の一とする。また、本発明の一形態は、画像に含まれる異常を高精度に検知することが可能な検査方法を提供することを課題の一とする。また、本発明の一形態は、画像に含まれる異常を低消費電力で検知することが可能な検査装置を提供することを課題の一とする。また、本発明の一形態は、画像に含まれる異常を低消費電力で検知することが可能な検査方法を提供することを課題の一とする。また、本発明の一態様は、新規な検査装置を提供することを課題の一とする。また、本発明の一態様は、新規な検査方法を提供することを課題の一とする。
[0014]
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。

課題を解決するための手段

[0015]
本発明の一態様は、電子顕微鏡と、画像処理装置と、計算機と、を有し、電子顕微鏡は、試料の表面形状に対応する信号を発生させる機能を有し、画像処理装置は、信号に対応する第1の画像を生成する機能を有し、計算機は、第1の画像を基にして第2の画像を取得する機能を有し、計算機は、第1の画像に対して平滑化処理を行うことにより、第3の画像を取得する機能を有し、計算機は、第2の画像に対して平滑化処理を行うことにより、第4の画像を取得する機能を有し、計算機は、第3の画像と、第4の画像と、の差分をとることにより、第5の画像を取得する機能を有する検査装置である。
[0016]
又は、上記態様において、計算機は、ニューラルネットワークが構成された回路を有し、計算機は、ニューラルネットワークにより、第1の画像を基にして第2の画像を取得する機能を有してもよい。
[0017]
又は、上記態様において、第3の画像は、第1の画素値によって表され、第4の画像は、第2の画素値によって表され、第5の画像は、第3の画素値によって表され、計算機は、第1の画素値と、第2の画素値と、の差分をとることにより、第3の画素値を取得する機能を有し、計算機は、第3の画素値を基に、第4の画素値を取得する機能を有し、第4の画素値は、第3の画素値が閾値以上である場合は、第1の値となり、第4の画素値は、第3の画素値が閾値未満である場合は、第2の値となってもよい。
[0018]
又は、上記態様において、計算機は、第4の画素値によって表される第6の画像の外れ値検出を行うことにより、第6の画像を、異常データ又は正常データに分類する機能を有してもよい。
[0019]
又は、上記態様において、計算機は、入出力装置を有し、計算機は、外れ値検出を行うことにより、第6の画像の異常度を算出する機能を有し、計算機は、複数の第1の画像のそれぞれに対して、第6の画像を取得して、取得した第6の画像のそれぞれに対して異常度を算出する機能を有し、入出力装置は、異常度の順に、第6の画像に対応する第1の画像を並べて表示する機能を有してもよい。
[0020]
又は、上記態様において、入出力装置は、第1の画像に第6の画像を合成させた第7の画像を表示する機能を有してもよい。
[0021]
又は、上記態様において、第1の画像が、異常箇所を含む場合、第1の画像を基に計算機が取得した第2の画像は、異常箇所を含まなくてもよい。
[0022]
又は、上記態様において、ニューラルネットワークが構成された回路は、チャネル形成領域に金属酸化物を用いたトランジスタを有してもよい。
[0023]
又は、本発明の一態様は、計算機と、電子顕微鏡と、を有する検査装置を用いた検査方法であって、電子顕微鏡が撮影した第1の画像を、計算機が取得し、計算機が、第1の画像を基にして第2の画像を取得し、計算機が、第1の画像に対して平滑化処理を行うことにより第3の画像を取得し、また第2の画像に対して平滑化処理を行うことにより第4の画像を取得し、計算機が、第3の画像と、第4の画像と、の差分をとることにより、第5の画像を取得する検査方法である。
[0024]
又は、上記態様において、計算機は、ニューラルネットワークが構成された回路を有し、計算機は、ニューラルネットワークにより、第1の画像を基にして第2の画像を取得してもよい。
[0025]
又は、上記態様において、計算機が、第3の画像を表す第1の画素値と、第4の画像を表す第2の画素値と、の差分である第3の画素値を取得することにより、第5の画像を表す第3の画素値を取得し、計算機が、第3の画素値が閾値以上である場合は第1の値となり、閾値未満である場合は第2の値となる第4の画素値を取得してもよい。
[0026]
又は、上記態様において、計算機が、第4の画素値によって表される第6の画像の外れ値検出を行うことにより、第6の画像を、異常データ又は正常データに分類してもよい。
[0027]
又は、上記態様において、計算機は、入出力装置を有し、計算機が、複数の第1の画像のそれぞれに対して、第6の画像を取得して、取得した第6の画像の外れ値検出を行うことにより、第6の画像のそれぞれに対して異常度を算出し、入出力装置が、異常度の順に、第6の画像に対応する第1の画像を並べて表示してもよい。
[0028]
又は、上記態様において、入出力装置が、第1の画像に第6の画像を合成させた第7の画像を表示してもよい。
[0029]
又は、上記態様において、第1の画像が、異常箇所を含む場合、第1の画像を基に計算機が取得する第2の画像は、異常箇所を含まなくてもよい。
[0030]
又は、上記態様において、ニューラルネットワークが構成された回路は、チャネル形成領域に金属酸化物を用いたトランジスタを有してもよい。

発明の効果

[0031]
本発明の一形態により、画像に含まれる異常を高精度に検知することが可能な検査装置を提供することができる。また、本発明の一形態により、画像に含まれる異常を高精度に検知することが可能な検査方法を提供することができる。また、本発明の一形態により、画像に含まれる異常を低消費電力で検知することができる。また、本発明の一形態により、画像に含まれる異常を低消費電力で検知することができる。また、本発明の一態様により、新規な検査装置を提供することができる。また、本発明の一態様により、新規な検査方法を提供することができる。
[0032]
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

図面の簡単な説明

[0033]
図1は、検査装置の構成例を示すブロック図である。
図2は、検査方法の一例を示すフローチャートである。
図3A乃至図3Cは、検査方法の一例を示す模式図である。
図4は、検査方法の一例を示すフローチャートである。
図5A乃至図5Cは、検査方法の一例を示す模式図である。
図6A及び図6Bは、検査方法の一例を示す模式図である。
図7A及び図7Bは、検査方法の一例を示す模式図である。
図8は、検査装置の構成例を示すブロック図である。
図9は、検査装置の構成例を示すブロック図である。
図10A及び図10Bは、階層型のニューラルネットワークを示す図である。
図11は、演算回路の構成例を示すブロック図である。
図12は、演算回路が有する回路の構成例を示す回路図である。
図13は、演算回路の動作例を示すタイミングチャートである。
図14は、演算回路の構成例を示すブロック図である。
図15は、演算回路の構成例を示すブロック図である。
図16は、演算回路の動作例を示すタイミングチャートである。
図17Aは、記憶装置の構成例を示すブロック図である。図17Bは、記憶装置の構成例を示す斜視図である。
図18A乃至図18Hは、記憶装置の構成例を示す回路図である。
図19は、半導体装置の構成例を示す断面模式図である。
図20は、半導体装置の構成例を示す断面模式図である。
図21A乃至図21Cは、半導体装置の構成例を示す断面模式図である。
図22A及び図22Bは、トランジスタの構成例を示す断面模式図である。
図23は、半導体装置の構成例を示す断面模式図である。
図24A及び図24Bは、トランジスタの構成例を示す断面模式図である。
図25は、半導体装置の構成例を示す断面模式図である。
図26Aは容量の構成例を示す上面図である。図26B及び図26Cは、容量の構成例を示す断面斜視図である。
図27Aは、容量の構成例を示す上面図である。図27Bは、容量の構成例を示す断面図である。図27Cは、容量の構成例を示す断面斜視図である。
図28Aは、IGZOの結晶構造の分類を示す図である。図28Bは、石英ガラスのXRDスペクトルを示す図である。図28Cは、結晶性IGZOのXRDスペクトルを示す図である。図28Dは、結晶性IGZOの極微電子線回折パターンを示す図である。
図29は、実施例で用いたジェネレータの構成である。
図30は、実施例に係る画像である。
図31A及び図31Bは、実施例に係る画像である。
図32は、実施例に係る画像である。

発明を実施するための形態

[0034]
(実施の形態1)
本実施の形態では、本発明の一形態である検査装置とその検査方法について説明を行う。
[0035]
なお、本明細書等において、DOSRAM(登録商標)とは、「Dynamic Oxide Semiconductor RAM」の略称であり、1T(トランジスタ)1C(容量)型のメモリセルを有するRAMを指す。
[0036]
また、本明細書等において、NOSRAM(登録商標)とは「Nonvolatile Oxide Semiconductor RAM」の略称であり、ゲインセル型(2T型、3T型)のメモリセルを有するRAMを指す。DOSRAM、NOSRAMは、OSトランジスタのオフ電流が低いことを利用したメモリである。
[0037]
本発明の一態様は、電子顕微鏡と、PC(Personal Computer)と、サーバーと、を有する検査装置、及び当該検査装置を用いた検査方法である。本発明の一態様により、例えば半導体デバイス等、微細な試料の形状を検査することができる。具体的には、例えば試料に異常箇所があるか否かを検査することができる。
[0038]
本明細書等において、PCと、サーバーと、をまとめて計算機と呼ぶ。
[0039]
電子顕微鏡は、試料を撮影する機能を有する。電子顕微鏡によって撮影された画像は、検査画像として計算機に送られる。計算機は、ニューラルネットワークが構成された回路であるAIチップを有し、当該ニューラルネットワークは、例えば異常箇所がない試料の画像のみを教師データとして、あらかじめ学習がなされている。
[0040]
計算機に送られた検査画像は、上記ニューラルネットワークが構成された回路に入力される。これにより、当該回路は画像を生成する。よって、当該回路は、ジェネレータとしての機能を有するということができる。
[0041]
前述のように、上記ニューラルネットワークの学習は、例えば異常箇所がない試料の画像のみを教師データとして行われる。よって、上記ニューラルネットワークが構成された回路に入力された検査画像が異常箇所を含む画像であっても、出力される画像から当該異常箇所は消失する。
[0042]
本発明の一態様の検査装置が有する計算機は、上記検査画像と、上記ニューラルネットワークから出力された画像と、に対して平滑化処理を行う。そして、平滑化処理を行った検査画像と、ニューラルネットワークから出力された画像と、の差分をとることにより、検査画像に含まれる異常箇所を検出する。
[0043]
電子顕微鏡によって撮影された検査画像は、ノイズを含む場合が多い。よって、上記平滑化処理を行わずに上記差分をとると、異常箇所の検出を正しく行えない可能性がある。そこで、上記平滑化処理を行った後に上記差分をとることにより、特に検査画像が電子顕微鏡によって撮影された場合に、異常箇所の検出を正しく行うことができる。以上より、本発明の一態様の検査装置は、検査画像に含まれる異常を、高精度に自動検知することができる。
[0044]
<検査装置の構成>
図1は、本発明の一形態である検査装置1の構成例を示すブロック図である。検査装置1は、電子顕微鏡10と、画像処理装置80と、PC20と、サーバー30を備えている。ここで、PC20と、サーバー30と、をまとめて計算機40とする。
[0045]
図1に示す構成の検査装置1は、半導体デバイス等、微細な試料の形状を検査するのに適している。特に、数μm以下の試料の形状を検査するのに適している。
[0046]
以降の説明において、電子顕微鏡10はSEMを想定して説明を行うが、これに限定されず、本発明の一形態は、透過型電子顕微鏡(TEM:Transmission Electron Microscope)又は走査型透過電子顕微鏡(STEM:Scanning Transmission Electron Microscope)にも適用可能である。
[0047]
電子顕微鏡10は、電子銃11と、集束レンズ12と、対物レンズ13と、走査コイル14と、検出器15と、ステージ16を有している。また、図示されていないが、電子顕微鏡10は、真空ポンプを有し、試料室内を真空状態に保つことができる。
[0048]
電子銃11から放出された電子線17が、集束レンズ12と対物レンズ13で絞られ、試料18に照射される。試料18は信号電子19を放出し、信号電子19は検出器15で検出される。信号電子19として、二次電子と反射電子が含まれる。なお、二次電子と反射電子は、別々の検出器で検出してもよい。検査装置1は、信号電子19の強度を解析することで、試料18の表面形状等を観察することができる。
[0049]
以上より、電子顕微鏡10は、試料18の表面形状等に対応する信号を発生させる機能を有するということができる。
[0050]
画像処理装置80は、信号を画像に変換する機能を有する。検査装置1では、画像処理装置80は、検出器15が検知した信号を画像に変換する。画像処理装置80が生成した画像は、PC20に送られる。PC20は、入出力装置21を有する。検査装置1のユーザーは、入出力装置21を通して、画像処理装置80が生成した画像を確認することができる。
[0051]
本明細書等において、画像は、画素値によって表されるものとする。画素値とは、例えば画素が射出する光の輝度を表す値である。ここで、例えば1つの画素が射出する光の輝度を、1つの画素値によって表すものとする。よって、画像は、解像度と同数の画素値により表すことができる。例えば、解像度が1920×1080の画像は、1920×1080個の画素値により表すことができる。
[0052]
入出力装置21は、いわゆるインターフェースであり、ディスプレイ、キーボード、マウス等を含む。入出力装置21にディスプレイが含まれる場合は、当該ディスプレイにタッチセンサを設けてもよい。
[0053]
また、PC20は、電子顕微鏡10を制御する機能を有し、電子線の加速電圧、及びステージの位置等を制御することができる。
[0054]
PC20は、ネットワークを介してサーバー30と接続され、電子顕微鏡10が撮影した画像をサーバー30に送ることができる。
[0055]
サーバー30は、CPU(Central Processing Unit)31と、AIチップ32と、主記憶装置33と、補助記憶装置34と、バス35を有している。
[0056]
サーバー30は、PC20から送られた画像信号を解析し、解析結果をPC20に送ることができる。
[0057]
主記憶装置33は、DRAMを用いることができる。また、主記憶装置33として、DOSRAM又はNOSRAMを用いてもよい。DOSRAM又はNOSRAMを用いることで、サーバー30の消費電力を抑えることができる。
[0058]
補助記憶装置34は、HDD(Hard Disk Drive)、又はSSD(Solid State Drive)を用いることができる。また、補助記憶装置34として、NOSRAMを用いてもよい。NOSRAMを用いることで、サーバー30の消費電力を抑えることができる。
[0059]
AIチップ32は、ニューラルネットワークが構成された回路である。AIチップ32は、OSトランジスタを用いることが好ましい。AIチップ32は、OSトランジスタを用いることで、アナログニューラルネットワークが可能になり、サーバー30の消費電力を抑えることができる。
[0060]
なお、サーバー30の役割をPC20に持たせてもよい。その場合、PC20はAIチップ32を有することが好ましい。
[0061]
電子顕微鏡10で撮影された画像は、サーバー30で解析される。サーバー30は画像に含まれる異常箇所を自動で検知し、PC20と入出力装置21を介して、検査装置1のユーザーに知らせることができる。
[0062]
<検査方法>
次に、図1に示す検査装置1が、撮影した画像から異常箇所を特定する方法の一例について、図2乃至図7を用いて説明を行う。なお、本実施の形態において、試料18は半導体デバイスを想定しているが、これに限定されない。試料18としては、一般的に電子顕微鏡で形状確認が行われる試料全般があてはまる。
[0063]
≪学習≫
本発明の一形態である検査方法では、事前に教師データを用いて学習を行う。図2は学習処理の流れの一例を示すフローチャートを示し、図3A乃至図3Cは図2の処理の一部を説明するための模式図である。なお、本実施の形態は、半導体デバイスにおける配線形状を検査する場合を例示して説明を行う。
[0064]
図2に示す処理は、サーバー30で行われることが好ましいが、場合によっては、一部又は全ての処理をPC20で行ってもよい。
[0065]
まず、ステップS11において、教師データ101を取得する。教師データ101は、異常箇所を含まない複数の良品画像のみで構成されることが好ましい。良品画像の枚数は、好ましくは1千枚以上、さらに好ましくは5千枚以上、より好ましくは1万枚以上とする。良品画像の枚数が多ければより精度の高い学習が可能であるが、実際は学習を行うサーバー30の性能によって制限される。具体的には、CPU31及びAIチップ32の処理能力、並びに主記憶装置33の記憶容量によって制限される。
[0066]
また、ステップS11において、教師データ101を構成する画像の解像度を適切な値に変換しておくことが好ましい。画像の解像度が高いほどより精度の高い学習が可能であるが、実際は学習を行うサーバー30の性能によって制限される。具体的には、CPU31及びAIチップ32の処理能力、並びに主記憶装置33の記憶容量によって制限される。
[0067]
また、ステップS11において、教師データ101を構成する画像のチャンネル数は1、すなわちグレースケールに変換しておくことが好ましい。
[0068]
次に、ステップS12において、教師データ101の画像全てにノイズを付加し、データ102を生成する(図3A)。付加するノイズとしては、ガウシアンノイズ等が挙げられる。
[0069]
次に、ステップS13において、学習を行う。学習は、教師データ101、データ102、及びジェネレータ100を用いて行われる(図3B)。
[0070]
ジェネレータ100は、ニューラルネットワークを用いたプログラムであり、入力されたデータに対して、画像を生成することができる。ジェネレータ100として、例えば、Autoencoder(AE)、Convolutional Autoencoder(CAE)等が挙げられる。また、ジェネレータ100として、Deep Convolutional Generative Adversarial Networks(DCGAN)等、Generative Adversarial Networks(GAN)を応用したモデルを用いてもよい。AIチップ32は、ジェネレータ100としての機能を有するということができる。
[0071]
ジェネレータ100は、データ102を入力データとし、出力データが教師データ101に近づくように学習を行う(ニューラルネットワークの重みを更新する)。
[0072]
次に、ステップS14において、学習結果103を保存する(図3B)。より具体的には、学習によって取得したジェネレータ100の重みを保存する。上述の学習は、検査する配線形状ごとに行われる。すなわち、検査する配線形状の種類に応じた学習結果が取得される。例えば、図3Cは、3種類の配線形状を示し、それぞれを教師データ101a、教師データ101b、教師データ101cとしている。また、それぞれの教師データを学習に用いた結果、学習結果103a、学習結果103b、学習結果103cが取得される。これら学習結果は、サーバー30の補助記憶装置34に保存される。
[0073]
以上で学習が終了する。
[0074]
≪検査≫
次に、上述の学習結果を用いて、検査画像から異常を判定する方法について、図4乃至図7を用いて説明を行う。
[0075]
図4は、上述した検査処理の流れの一例を示すフローチャートであり、図5A乃至図5C、図6A、図6B、及び図7A、図7Bは図4の処理の一部を説明するための模式図である。
[0076]
図4に示す処理は、サーバー30で行われることが好ましいが、場合によっては、一部又は全ての処理をPC20で行ってもよい。特に、PC20とサーバー30との間のデータ伝送に時間を要する場合、図4の処理はPC20で行うことが好ましい。その場合、PC20はAIチップ32を有することが好ましい。
[0077]
まず、ステップS21において、電子顕微鏡10が撮影した画像をサーバー30が取得する。次に、ステップS22において、サーバー30は取得した画像に対応する学習済みモデルが、補助記憶装置34の中に存在するかどうか調べる。存在する場合はステップS23へ進み、存在しない場合は検査を終了させる。なお、検査を終了させる前に、学習済みデータが存在しない旨のメッセージを入出力装置21へ出力し、検査装置1のユーザーに知らせることが好ましい。
[0078]
また、ステップS21において、検査画像110の解像度及びチャンネル数を、図2のステップS13における教師データ101と合わせおくことが好ましい。
[0079]
本実施の形態では、図5Aに示すように、異常箇所111を含む検査画像110が取得した場合を想定する。
[0080]
次に、ステップS23において、検査画像110にノイズを付加し、画像120を生成する(図5A)。付加するノイズは、図2のステップS12で付加したものと同じであることが望ましい。
[0081]
次に、ステップS24において、画像120を学習済みのジェネレータ100に入力し、画像112を取得する(図5A)。ジェネレータ100は、事前の学習によって取得した学習結果103を読み込んだ状態にあり、重みが更新されている。
[0082]
ジェネレータ100は、良品画像の集合である教師データ101のみで学習を行ったため、異常箇所111に関する情報は与えられていない。そのため、ジェネレータ100は異常箇所111を再現することができず、異常箇所111は、画像112から消失している。
[0083]
次に、ステップS25において、検査画像110に対して平滑化処理を行い、画像113を取得する。同様に、画像112に対して平滑化処理を行い、画像114を取得する(図5B)。検査画像110と画像112に対して行う平滑化処理は同じであることが好ましい。
[0084]
上記平滑化処理の方法として、画像と、カーネルと呼ばれるフィルタとの畳み込みを計算する方法が挙げられる。また、上記フィルタとして、平均フィルタと、ガウシアンフィルタの2つが挙げられる。平滑化処理の方法の一例として、3×3サイズの平均フィルタを用いる場合について説明を行う。
[0085]
[数1]


[0086]
式1で表される平均フィルタを使った平滑化処理を行うと、各画素に対してその画素を中心にした3×3のウィンドウを選択し,ウィンドウ内の全画素の画素値の合計を9で割る。すなわち、ウィンドウ内の画素値の平均を取る。この計算を全画素に対して適用することで、平滑化された画像を取得することができる。なお、フィルタのサイズは、式1に限らず、5×5、7×7等、奇数の二乗で表されるサイズを必要に応じて設ければよい。
[0087]
平均フィルタの重み(式1の行列成分)は全て1であったが、フィルタの重みを、注目画素を中心にしたガウス分布に従って与えたものがガウシアンフィルタである。ガウシアンフィルタを適用する場合は、ガウス分布の分散(又は標準偏差)を指定する。
[0088]
検査画像110は、電子顕微鏡10に由来するノイズを含む場合が多い。上述の平滑化処理を施すことで、検査画像110からノイズを取り除くことができる。
[0089]
次に、ステップS26において、画像113と画像114の差分をとる。具体的には、画像113を表す画素値と、画像114を表す画素値と、の差分をとり、画像115を取得する(図5B)。当該差分は、画素値1つ1つに対してとる。つまり、画像113と画像114がそれぞれ例えば1920×1080個の画素値によって表される場合、1920×1080個の画素値それぞれについて差分をとる。よって、画像113と画像114がそれぞれ1920×1080個の画素値によって表される場合、画像115も1920×1080個の画素値によって表すことができる。
[0090]
異常箇所111以外の箇所では、画像113と画像114との差分は0に近い。よって、画像115は、異常箇所111以外の箇所は、輝度が0に近い。
[0091]
次に、ステップS27において、画像115の画素の輝度を、ある閾値を基準に、1又は0の2値に変換する。こうすることで、異常箇所111が白く塗りつぶされ、異常箇所111以外の部分は黒く塗り潰された画像116を取得することができる(図5C)。画像116は、異常箇所111が強調された画像である。
[0092]
次に、ステップS28において、画像116の外れ値検出を行い、画像116を、異常データ又は正常データのいずれかに分類する。すなわち、機械が検査画像110の良否判定を行う。外れ値検出には、k−近傍法、k−平均法、LOF(Local Outlier Factor)、SVM(Support Vector Machine)法等、適切な方法を用いればよい。
[0093]
また、このときに、画像116の異常度を、ある数値で表しておくことが好ましい。例えば、画像116において、輝度が1で表される画素の数(白く塗り潰された画素の数)を、異常度として用いればよい。異常度の数が大きいほど、検査画像は教師データとの乖離が大きく、異常性が高いことを示している。
[0094]
他にも、例えば、正常データとしてクラスタリングされた集合の重心からの距離を、異常度として用いてもよい。この場合、重心からの距離が遠いほど、データの異常性が高いことを示している。
[0095]
また、例えば、機械が判定した正常と異常の境界からの距離を異常度として用いてもよい。
[0096]
また、異常に対して重み付けを行ってもよい。重みの大きさは、例えば異常の種類ごとに異ならせることができる。例えば、検査試料の品質に与える影響が大きい異常には、大きな重みを与えるものとすることができる。異常に対して重み付けを行う場合、例えば検査画像110から検出された全ての異常箇所111に対して重み付けを行い、重みの合計を異常度とすることができる。
[0097]
図6A、図6Bは、異常に対する重み付けの方法の一例を説明するための模式図である。図6Aは、学習方法の一例を説明するための模式図であり、事前に行う。図6Bは、学習結果を用いて、異常を含む検査画像から異常の種類を判定する方法の一例を説明するための模式図である。
[0098]
図6A、図6Bに示す処理は、サーバー30で行われることが好ましいが、場合によっては、一部又は全ての処理をPC20で行ってもよい。特に、PC20とサーバー30との間のデータ伝送に時間を要する場合、図6Bの処理はPC20で行うことが好ましい。その場合、PC20はAIチップ32を有することが好ましい。
[0099]
学習方法の一例について説明する。まず、画像データ131を取得し、取得した画像データ131のそれぞれにラベル132を紐付ける。画像データ131は、異常箇所を含む複数の不良品画像のみで構成されることが好ましい。ラベル132は、例えば画像データ131に示されている異常の種類を表すものとすることができる。異常の種類は、例えば断線、短絡、異物付着、空洞形成等とすることができる。
[0100]
不良品画像の枚数は、例えば1種類の異常につき好ましくは1千枚以上、さらに好ましくは5千枚以上、より好ましくは1万枚以上とする。不良品画像の枚数が多ければより精度の高い学習が可能であるが、実際は学習を行うサーバー30の性能によって制限される。具体的には、CPU31及びAIチップ32の処理能力、並びに主記憶装置33の記憶容量によって制限される。
[0101]
また、画像データ131を構成する画像の解像度を適切な値に変換しておくことが好ましい。画像の解像度が高いほどより精度の高い学習が可能であるが、実際は学習を行うサーバー30の性能によって制限される。具体的には、CPU31及びAIチップ32の処理能力、並びに主記憶装置33の記憶容量によって制限される。
[0102]
また、画像データ131を構成する画像のチャンネル数は1、すなわちグレースケールに変換しておくことが好ましい。
[0103]
次に、学習を行う。学習は、画像データ131、ラベル132、及び分類器130を用いて行われる(図6A)。
[0104]
分類器130は、ニューラルネットワークを用いたプログラムであり、入力された画像の特徴量を抽出し、特徴マップを生成することができる。分類器130としては、例えば畳み込みニューラルネットワーク(CNN:Convolutional Neural Network)等が挙げられる。AIチップ32は、分類器130としての機能を有するということができる。
[0105]
分類器130は、画像データ131及びラベル132を教師データとし、出力されるデータが所望のものとなるように学習を行う(ニューラルネットワークの重みを更新する)。例えば、分類器130が特徴マップを出力する場合、分類器130に入力した画像データ131の特徴量を、ラベル132に応じて適切に分類器130が抽出できるように学習を行う。
[0106]
次に、学習結果133を保存する(図6A)。より具体的には、学習によって取得した分類器130の重みを保存する。以上で学習が終了する。
[0107]
異常の種類を判定する方法の一例について説明する。図4に示すステップS28で異常が検出された場合は、異常が検出された検査画像を学習済みの分類器130に入力する。図6Bでは、異常箇所111を含む検査画像110が、分類器130に入力される例を示している。ここで、分類器130は、事前の学習によって取得した学習結果133を読み込んだ状態にあり、重みが更新されている。
[0108]
検査画像110を分類器130に入力することにより、学習結果133に基づき、検査画像に含まれる異常の種類を表すデータ134が分類器130から出力される。
[0109]
次に、データ134に基づき、異常箇所111を含む検査画像110の異常度を算出する。例えば、異常の個数に、データ134に対応する重みを乗じた値を、異常度とすることができる。
[0110]
本発明の一態様の検査方法は、検査画像110に対して平滑化処理を行って画像113を取得し、また画像112に対して平滑化処理を行って画像114を取得した後、画像113と画像114の差分をとる。前述のように、検査画像110は、電子顕微鏡10に由来するノイズを含む場合が多い。よって、上記平滑化処理を行わずに上記差分をとると、異常箇所111の検出が正しく行われない可能性がある。そこで、上記平滑化処理を行った後に上記差分をとることにより、検査装置1は、検査画像110に含まれる異常箇所111を、高精度に自動検知することができる。
[0111]
次に、ステップS29において、入出力装置21に検査結果を表示する。図7Aは、入出力装置21に上述の検査結果を表示させた例を示す模式図である。図7Aは、入出力装置21の例として、タッチパネルとディスプレイを備えた端末を示している。
[0112]
画面下型の領域122は、検査画像が、ステップS28で取得した異常度の順に並んで表示されている。図7Aでは、左側にある画像ほど異常度が小さく、右側にある画像ほど異常度が大きい(Abnormal)例を示している。すなわち、良品ほど左側に存在し、不良品ほど右側に存在している。また、それぞれの画像には、ステップS28の機械による良否判定の結果(Good/Bad)が表示されている。
[0113]
領域122で表示されている画像を検査装置1のユーザーがタッチすると、タッチされた画像が、画面上側の領域121に拡大表示される。図7Aは、検査装置1のユーザーがタッチした検査画像110と、画像117の2つが表示されている例を示している。画像117は、検査画像110に図5Cの画像116を合成させたものである。すなわち、検査画像110の異常箇所を強調させた画像である。領域121に検査画像110と画像117を表示させることで、検査装置1のユーザーは検査画像に含まれる異常箇所を容易に判断することができる。なお、画像117は、図5Bの画像115の輝度にあわせて、異常箇所の色をグラデーションで表示させてもよい。
[0114]
図7Aのように結果を表示させることで、機械でも判断が難しい画像を近くに集めることができる。機械による判定と、検査装置1のユーザーの目視による判定は、必ずしも一致するわけではない。入出力装置21は、機械が判定したGood/Badの結果を、ユーザーが訂正することができる。また、その訂正結果をサーバー30に伝えて、今後の良否判定に反映させることができる。
[0115]
図7Aの領域122において、左右の両端近くに存在する画像(異常度が極端に小さい画像、又は極端に大きい画像)は、機械と検査装置1のユーザーとの間で判断が異なることは少ない。一方、画面中央付近に存在する画像は、機械と検査装置1のユーザーとの間で判断が異なる場合が多い。図7Aのように検査画像を配置することで、検査装置1のユーザーは画面中央付近の画像についてのみ注意すればよく、検査装置1のユーザーが確認に要する時間を短縮することができる。
[0116]
図7Bは、検査画像110の異常箇所に重み(Weight)を付ける場合の、入出力装置21の表示例を示す模式図である。当該重みは、前述のように例えば検査試料の品質に与える影響が大きいほど、大きな値とすることができる。重み付けは、図6A、図6Bに示す方法で行うことができる。図7Bは、検査装置1のユーザーがタッチした検査画像110に対応する画像117が表示されている例を示している。
[0117]
図7Bに示す画像117には、異常箇所が2か所含まれている。ここで、一方の異常箇所は、断線、短絡等を発生させておらず、異常が検査試料の品質に与える影響は小さいものとする。また、他方の異常箇所は、例えば断線を発生させており、異常が検査試料の品質に与える影響は大きいものとする。よって、他方の異常箇所の重みを、一方の異常箇所の重みより大きくする。図7Bは、一方の異常箇所の重みを2とし、他方の異常箇所の重みを10とする場合の、入出力装置21の表示例を示している。図7Bに示すように、異常箇所ごとに重みを表示することができる。
[0118]
異常箇所に重み付けをする場合、例えば重みの合計(Total)が閾値以下の場合は良品(Good)と判定し、閾値以上の場合は不良品(Bad)とすることができる。図7Bは、重みの合計が5以下の場合は良品(Good)と判定し、6以上の場合は不良品(Bad)と判定する場合の、入出力装置21の表示例を示している。図7Bに示す場合では、重みの合計が12であるため、不良品(Bad)であると判定され、その旨が入出力装置21に表示されている。また、良品(Good)と不良品(Bad)の判定基準を入出力装置21に表示することができる。
[0119]
異常箇所に重み付けをすることにより、検査試料の良否判定を高精度に行うことができる。また、重みを入出力装置21に表示することにより、検査装置1のユーザーが、試料の不良要因を認識しやすくなる。
[0120]
以上、本実施の形態の検査装置を用いることで、検査画像に含まれる異常を、高精度に自動検知することができる。また、少ない消費電力で自動検知することができる。又は、本実施の形態の検査方法を用いることで、検査画像に含まれる異常を、高精度に自動検知することができる。また、少ない消費電力で自動検知することができる。
[0121]
本実施の形態に示した構成例は、互いに適宜組み合わせることができる。また、本実施の形態は、本明細書で示す他の実施の形態等と適宜組み合わせることができる。
[0122]
(実施の形態2)
実施の形態1では、本発明の一態様の検査装置が異常判定を行う検査画像として、電子顕微鏡によって撮影された画像を想定しているが、本発明の一態様はこれに限らない。本実施の形態では、電子顕微鏡によって撮影された画像以外の画像を検査画像とする場合の、本発明の一態様の検査装置の構成例について説明を行う。
[0123]
図8は、検査装置1aの構成例を示すブロック図である。検査装置1aは、電子顕微鏡10の代わりにコンピュータ断層撮影装置50を有する点が、実施の形態1に示す検査装置1と異なる。
[0124]
コンピュータ断層撮影装置50は、ガントリ51と、クレードル52を有している。ガントリ51には開口部61が設けられ、開口部61の側壁と接する領域を有するようにX線管71と、検出器72と、が設けられる。クレードル52には被検体62が配置される。被検体62は、例えば人体とすることができる。
[0125]
X線管71は、例えばX線(例えば波長1pm以上10nm以下の電磁波)を発する機能を有する。検出器72は、例えばX線を検出する機能を有する。
[0126]
X線管71から発せられた電磁波が被検体62に照射されると、照射された電磁波の一部が被検体62に吸収される。被検体62に吸収されずに透過した電磁波は、検出器72に照射される。検出器72に照射された電磁波の強度を表す信号が、画像処理装置80により画像に変換される。
[0127]
PC20及びサーバー30の機能等は、実施の形態1に示す検査装置1を参照することができる。ここで、検査装置1aが有するPC20は、コンピュータ断層撮影装置50を制御する機能を有し、例えばX線管71の位置を制御することができる。
[0128]
検査装置1aを用いた検査方法は、例えば電子顕微鏡10をコンピュータ断層撮影装置50と読み替え、試料を被検体と読み替えること等により、実施の形態1に示す検査装置1を用いた検査方法の説明を参照することができる。
[0129]
図9は、検査装置1bの構成例を示すブロック図である。検査装置1bは、電子顕微鏡10の代わりに核磁気共鳴装置210を有する点が、実施の形態1に示す検査装置1と異なる。
[0130]
核磁気共鳴装置210は、ガントリ211と、クレードル212を有している。ガントリ211には開口部221が設けられる。開口部221の側壁を覆うようにガントリ211の内部にコイル231が設けられる。クレードル212には被検体222が配置される。被検体222は、図8に示す被検体62と同様に例えば人体とすることができる。なお、被検体222は、生体とすることが好ましい。
[0131]
コイル231は、磁場を発する機能を有する。コイル231が発した磁場が被検体222に照射されると、被検体222に含まれる水素原子と磁場との間で共鳴現象が発生する。これにより、核磁気共鳴信号が発生する。核磁気共鳴信号は、画像処理装置80により画像に変換される。
[0132]
PC20及びサーバー30の機能等は、実施の形態1に示す検査装置1を参照することができる。ここで、検査装置1bが有するPC20は、核磁気共鳴装置210を制御する機能を有し、例えばコイル231が発する磁場の向きを切り替えることができる。
[0133]
検査装置1bを用いた検査方法は、例えば電子顕微鏡10を核磁気共鳴装置210と読み替え、試料を被検体と読み替えること等により、実施の形態1に示す検査装置1を用いた検査方法の説明を参照することができる。
[0134]
本実施の形態に示した構成例は、互いに適宜組み合わせることができる。また、本実施の形態は、本明細書で示す他の実施の形態等と適宜組み合わせることができる。
[0135]
(実施の形態3)
本実施の形態では、本発明の一態様の検査装置に用いられる、ニューラルネットワークの演算を行う回路である演算回路の一例について説明する。
[0136]
<階層型のニューラルネットワーク>
初めに、階層型のニューラルネットワークについて説明する。階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層(隠れ層)と、一の出力層と、を有し、合計3以上の層によって構成されている。図10Aに示す階層型のニューラルネットワーク200はその一例を示しており、ニューラルネットワーク200は、第1層乃至第R層(ここでのRは4以上の整数とすることができる。)を有している。特に、第1層は入力層に相当し、第R層は出力層に相当し、それら以外の層は中間層に相当する。なお、図10Aには、中間層として第(k−1)層、第k層(ここでのkは3以上R−1以下の整数とする。)を図示しており、それ以外の中間層については図示を省略している。
[0137]
ニューラルネットワーク200の各層は、一又は複数のニューロンを有する。図10Aにおいて、第1層はニューロンN (1)乃至ニューロンN (1)(ここでのpは1以上の整数である。)を有し、第(k−1)層はニューロンN (k−1)乃至ニューロンN (k−1)(ここでのmは1以上の整数である。)を有し、第k層はニューロンN (k)乃至ニューロンN (k)(ここでのnは1以上の整数である。)を有し、第R層はニューロンN (R)乃至ニューロンN (R)(ここでのqは1以上の整数である。)を有する。
[0138]
なお、図10Aには、ニューロンN (1)、ニューロンN (1)、ニューロンN (k−1)、ニューロンN (k−1)、ニューロンN (k)、ニューロンN (k)、ニューロンN (R)、ニューロンN (R)に加えて、第(k−1)層のニューロンN (k−1)(ここでのiは1以上m以下の整数である。)、第k層のニューロンN (k)(ここでのjは1以上n以下の整数である。)も図示しており、それ以外のニューロンについては図示を省略している。
[0139]
m及びnの値は、p以上であってもよいし、p未満であってもよい。また、m及びnの値は、q以上であってもよいし、q未満であってもよい。例えば、ニューラルネットワーク200がAutoencoder(AE)としての機能を有する場合、m及びnの値は、p及びq未満とすることができる。
[0140]
次に、前層のニューロンから次層のニューロンへの信号の伝達、及びそれぞれのニューロンにおいて入出力される信号について説明する。なお、本説明では、第k層のニューロンN (k)に着目している。
[0141]
図10Bは、第k層のニューロンN (k)と、ニューロンN (k)に入力される信号と、ニューロンN (k)から出力される信号と、を示している。
[0142]
具体的には、第(k−1)層のニューロンN (k−1)乃至ニューロンN (k−1)のそれぞれの出力信号であるz (k−1)乃至z (k−1)が、ニューロンN (k)に向けて出力されている。そして、ニューロンN (k)は、z (k−1)乃至z (k−1)に応じてz (k)を生成して、z (k)を出力信号として第(k+1)層(図示しない。)の各ニューロンに向けて出力する。
[0143]
前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士を接続するシナプスの結合強度(以後、重み係数と呼ぶ。)によって、信号の伝達の度合いが定まる。ニューラルネットワーク200では、前層のニューロンから出力された信号は、対応する重み係数を乗じられて、次層のニューロンに入力される。iを1以上m以下の整数として、第(k−1)層のニューロンN (k−1)と第k層のニューロンN (k)との間のシナプスの重み係数をw (k−1) (k)としたとき、第k層のニューロンN (k)に入力される信号は、式(D1)で表すことができる。
[0144]
[数2]


[0145]
つまり、第(k−1)層のニューロンN (k−1)乃至ニューロンN (k−1)のそれぞれから第k層のニューロンN (k)に信号が伝達するとき、当該信号であるz (k−1)乃至z (k−1)には、それぞれの信号に対応する重み係数(w (k−1) (k)乃至w (k−1) (k))が乗じられる。そして、第k層のニューロンN (k)には、w (k−1) (k)・z (k−1)乃至w (k−1) (k)・z (k−1)が入力される。このとき、第k層のニューロンN (k)に入力される信号の総和u (k)は、式(D2)となる。
[0146]
[数3]


[0147]
また、重み係数w (k−1) (k)乃至w (k−1) (k)と、ニューロンの信号z (k−1)乃至z (k−1)と、の積和の結果には、偏りとしてバイアスを与えてもよい。バイアスをbとしたとき、式(D2)は、次の式に書き直すことができる。
[0148]
[数4]


[0149]
ニューロンN (k)は、u (k)に応じて、出力信号z (k)を生成する。ここで。ニューロンN (k)からの出力信号z (k)を次の式で定義する。
[0150]
[数5]


[0151]
関数f(u (k))は、階層型のニューラルネットワークにおける活性化関数であり、ステップ関数、線形ランプ関数、シグモイド関数等を用いることができる。なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、ニューロンの活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
[0152]
ところで、各層のニューロンが出力する信号、重み係数w、又は、バイアスbは、アナログ値としてもよいし、デジタル値としてもよい。デジタル値としては、例えば、2値としてもよいし、3値としてもよい。さらに大きなビット数の値でもよい。一例として、アナログ値の場合、活性化関数として、例えば、線形ランプ関数、シグモイド関数等を用いればよい。デジタル値の2値の場合、例えば、出力を−1若しくは1、又は、0若しくは1、とするステップ関数を用いればよい。また、各層のニューロンが出力する信号は3値以上としてもよく、この場合、活性化関数は3値以上、例えば出力は−1、0、若しくは1とするステップ関数、又は、0、1、若しくは2とするステップ関数等を用いればよい。また、例えば、5値以上を出力する活性化関数として、−2、−1、0、1、若しくは2とするステップ関数等を用いてもよい。各層のニューロンが出力する信号、重み係数w、又は、バイアスbについて、少なくとも一つについて、デジタル値を用いることにより、回路規模を小さくすること、消費電力を低減すること、又は、演算スピードを速くすること、等が出来る。また、各層のニューロンが出力する信号、重み係数w、又は、バイアスbのうち、少なくとも一つについてアナログ値を用いることにより、演算の精度を向上させることが出来る。
[0153]
ニューラルネットワーク200は、第1層(入力層)に入力信号が入力されることによって、第1層(入力層)から最後の層(出力層)までの各層において順次に、前層から入力された信号を基に、式(D1)、式(D2)(又は式(D3))、式(D4)を用いて出力信号を生成して、当該出力信号を次層に出力する動作を行う。最後の層(出力層)から出力された信号が、ニューラルネットワーク200によって計算された結果に相当する。
[0154]
<演算回路の構成例1>
次に、上述のニューラルネットワーク200において、積和演算及び活性化関数の演算を行う回路の一例について説明する。
[0155]
図11は、演算回路MAC1の構成例を示している。図11に示す演算回路MAC1は、後述するメモリセルに保持された第1データと、入力された第2データと、の積和演算を行い、かつ当該積和演算の結果を用いて活性化関数の演算を行う回路である。なお、第1データ、及び第2データは、一例としては、アナログデータ、又は多値のデータ(離散的なデータ)とすることができる。
[0156]
演算回路MAC1は、電流源回路CSと、カレントミラー回路CMと、回路WDDと、回路WLDと、回路CLDと、回路OFSTと、活性化関数回路ACTVと、メモリセルアレイCAを有する。
[0157]
メモリセルアレイCAは、メモリセルAM[1]と、メモリセルAM[2]と、メモリセルAMref[1]と、メモリセルAMref[2]と、を有する。メモリセルAM[1]、及びメモリセルAM[2]は、第1データを保持する役割を有し、メモリセルAMref[1]、及びメモリセルAMref[2]は、積和演算を行うために必要になる参照データを保持する機能を有する。なお、参照データも、第1データ、及び第2データと同様に、アナログデータ、又は多値のデータ(離散的なデータ)とすることができる。
[0158]
なお、図11のメモリセルアレイCAは、メモリセルが行方向に2個、列方向に2個、マトリクス状に配置されているが、メモリセルアレイCAは、メモリセルが行方向に3個以上、列方向に3個以上、マトリクス状に配置されている構成としてもよい。また、積和演算でなく乗算を行う場合、メモリセルアレイCAは、メモリセルが行方向に1個、列方向に2個以上、マトリクス状に配置されている構成としてもよい。
[0159]
メモリセルAM[1]と、メモリセルAM[2]と、メモリセルAMref[1]と、メモリセルAMref[2]と、は、それぞれトランジスタTr11と、トランジスタTr12と、容量C1と、を有する。
[0160]
なお、トランジスタTr11は、OSトランジスタであることが好ましい。加えて、トランジスタTr11のチャネル形成領域は、インジウム、元素M(元素Mとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種等が挙げられる。)、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタTr11は、特に以降の実施の形態に記載するトランジスタの構造であることが更に好ましい。
[0161]
トランジスタTr11として、OSトランジスタを用いることにより、トランジスタTr11のリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタTr11として、OSトランジスタを用いることにより、トランジスタTr11が非導通状態である場合における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路の消費電力を低減することができる。
[0162]
また、トランジスタTr12としてもOSトランジスタを用いることで、トランジスタTr12をトランジスタTr11と同時に作製することができるため、積和演算回路の作製工程を短縮することができる場合がある。また、トランジスタTr12のチャネル形成領域には、酸化物でなく、シリコンが含まれていてもよい。シリコンとしては、例えば、非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコン、水素化アモルファスシリコン等としてもよい。
[0163]
メモリセルAM[1]と、メモリセルAM[2]と、メモリセルAMref[1]と、メモリセルAMref[2]と、のそれぞれにおいて、トランジスタTr11の第1端子は、トランジスタTr12のゲートと電気的に接続されている。トランジスタTr12の第1端子は、配線VRと電気的に接続されている。容量C1の第1端子は、トランジスタTr12のゲートと電気的に接続されている。
[0164]
メモリセルAM[1]において、トランジスタTr11の第2端子は、配線WDと電気的に接続され、トランジスタTr11のゲートは、配線WL[1]と電気的に接続されている。トランジスタTr12の第2端子は、配線BLと電気的に接続され、容量C1の第2端子は、配線CL[1]と電気的に接続されている。なお、図11では、メモリセルAM[1]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、容量C1の第1端子と、の接続箇所をノードNM[1]としている。加えて、配線BLからトランジスタTr12の第2端子に流れる電流をI AM[1]とする。
[0165]
メモリセルAM[2]において、トランジスタTr11の第2端子は、配線WDと電気的に接続され、トランジスタTr11のゲートは、配線WL[2]と電気的に接続されている。トランジスタTr12の第2端子は、配線BLと電気的に接続され、容量C1の第2端子は、配線CL[2]と電気的に接続されている。なお、図11では、メモリセルAM[2]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、容量C1の第1端子と、の接続箇所をノードNM[2]としている。加えて、配線BLからトランジスタTr12の第2端子に流れる電流をI AM[2]とする。
[0166]
メモリセルAMref[1]において、トランジスタTr11の第2端子は、配線WDrefと電気的に接続され、トランジスタTr11のゲートは、配線WL[1]と電気的に接続されている。トランジスタTr12の第2端子は、配線BLrefと電気的に接続され、容量C1の第2端子は、配線CL[1]と電気的に接続されている。なお、図11では、メモリセルAMref[1]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、容量C1の第1端子と、の接続箇所をノードNMref[1]としている。加えて、配線BLrefからトランジスタTr12の第2端子に流れる電流をI AMref[1]とする。
[0167]
メモリセルAMref[2]において、トランジスタTr11の第2端子は、配線WDrefと電気的に接続され、トランジスタTr11のゲートは、配線WL[2]と電気的に接続されている。トランジスタTr12の第2端子は、配線BLrefと電気的に接続され、容量C1の第2端子は、配線CL[2]と電気的に接続されている。なお、図11では、メモリセルAMref[2]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、容量C1の第1端子と、の接続箇所をノードNMref[2]としている。加えて、配線BLrefからトランジスタTr12の第2端子に流れる電流をI AMref[2]とする。
[0168]
上述したノードNM[1]、ノードNM[2]、ノードNMref[1]、及びノードNMref[2]は、それぞれのメモリセルの保持ノードとして機能する。
[0169]
配線VRは、メモリセルAM[1]、メモリセルAM[2]、メモリセルAMref[1]、及びメモリセルAMref[2]のそれぞれのトランジスタTr12の第1端子−第2端子間に電流を流すための配線である。そのため、配線VRは、所定の電位を与えるための配線として機能する。なお、本実施の形態では、配線VRが与える電位は、基準電位、又は基準電位よりも低い電位とすることができる。
[0170]
電流源回路CSは、配線BLと、配線BLrefと、に電気的に接続されている。電流源回路CSは、配線BL及び配線BLrefに対して電流を供給する機能を有する。なお、配線BL、配線BLrefのそれぞれに対して供給する電流量は、互いに異なっていてもよい。本構成例では、電流源回路CSから配線BLに流れる電流をI とし、電流源回路CSから配線BLrefに流れる電流をI Crefとする。
[0171]
カレントミラー回路CMは、配線ILと、配線ILrefと、を有する。配線ILは、配線BLと電気的に接続され、図11では、配線ILと配線BLの接続箇所をノードNPとして図示している。配線ILrefは、配線BLrefと電気的に接続され、図11では、配線ILrefと配線BLrefの接続箇所をノードNPrefとしている。カレントミラー回路CMは、ノードNPrefの電位に応じた電流を、配線BLrefのノードNPrefから配線ILrefに排出し、且つ当該電流と同じ量の電流を配線BLのノードNPから配線ILに排出する機能を有する。なお、図11では、ノードNPから配線ILに排出する電流、及びノードNPrefから配線ILrefに排出する電流をI CMと記している。加えて、配線BLにおいて、カレントミラー回路CMからメモリセルアレイCAに流れる電流をI と記し、配線BLrefにおいて、カレントミラー回路CMからメモリセルアレイCAに流れる電流をI Brefと記す。
[0172]
回路WDDは、配線WDと、配線WDrefと、に電気的に接続されている。回路WDDは、メモリセルアレイCAが有するそれぞれのメモリセルに格納するためのデータを送信する機能を有する。
[0173]
回路WLDは、配線WL[1]と、配線WL[2]と、に電気的に接続されている。回路WLDは、メモリセルアレイCAが有するメモリセルにデータを書き込む際に、データの書き込み先となるメモリセルを選択する機能を有する。
[0174]
回路CLDは、配線CL[1]と、配線CL[2]と、に電気的に接続されている。回路CLDは、メモリセルアレイCAが有するそれぞれのメモリセルの容量C1の第2端子に対して、電位を印加する機能を有する。
[0175]
回路OFSTは、配線BLと、配線OLと、に電気的に接続されている。回路OFSTは、配線BLから回路OFSTに流れる電流量、及び/又は配線BLから回路OFSTに流れる電流の変化量を計測する機能を有する。加えて、回路OFSTは、当該計測の結果を配線OLに出力する機能を有する。なお、回路OFSTは、当該計測の結果をそのまま電流として配線OLに出力する構成としてもよいし、当該計測の結果を電圧に変換して、配線OLに出力する構成としてもよい。なお、図11では、配線BLから回路OFSTに流れる電流をI αと記している。
[0176]
例えば、回路OFSTは、図12に示す構成とすることができる。図12において、回路OFSTは、トランジスタTr21と、トランジスタTr22と、トランジスタTr23と、容量C2と、抵抗素子R1と、を有する。
[0177]
容量C2の第1端子は、配線BLと電気的に接続され、抵抗素子R1の第1端子は、配線BLと電気的に接続されている。容量C2の第2端子は、トランジスタTr21の第1端子と電気的に接続され、トランジスタTr21の第1端子は、トランジスタTr22のゲートと電気的に接続されている。トランジスタTr22の第1端子は、トランジスタTr23の第1端子と電気的に接続され、トランジスタTr23の第1端子は、配線OLと電気的に接続されている。なお、容量C2の第1端子と、抵抗素子R1の第1端子と、の電気的接続点をノードNaとし、容量C2の第2端子と、トランジスタTr21の第1端子と、トランジスタTr22のゲートと、の電気的接続点をノードNbとする。
[0178]
抵抗素子R1の第2端子は、配線VrefLと電気的に接続されている。トランジスタTr21の第2端子は、配線VaLと電気的に接続され、トランジスタTr21のゲートは、配線RSTと電気的に接続されている。トランジスタTr22の第2端子は、配線VDDLと電気的に接続されている。トランジスタTr23の第2端子は、配線VSSLと電気的に接続され、トランジスタTr23のゲートは、配線VbLと電気的に接続されている。
[0179]
配線VrefLは、電位Vrefを与える配線であり、配線VaLは、電位Vaを与える配線であり、配線VbLは、電位Vbを与える配線である。配線VDDLは、電位VDDを与える配線であり、配線VSSLは、電位VSSを与える配線である。特に、ここでの回路OFSTの構成例では、電位VDDを高レベル電位とし、電位VSSを低レベル電位としている。配線RSTは、トランジスタTr21の導通状態、非導通状態を切り替えるための電位を与える配線である。
[0180]
図12に示す回路OFSTより、トランジスタTr22と、トランジスタTr23と、配線VDDLと、配線VSSLと、配線VbLと、によって、ソースフォロワ回路が構成されている。
[0181]
図12に示す回路OFSTより、抵抗素子R1と、配線VrefLと、によって、ノードNaには、配線BLから流れてくる電流、及び抵抗素子R1の抵抗に応じた電位が与えられる。
[0182]
図12に示す回路OFSTの動作例について説明する。配線BLから1回目の電流(以後、第1電流と呼ぶ。)が流れたとき、抵抗素子R1と、配線VrefLと、により、ノードNaに第1電流と抵抗素子R1の抵抗とに応じた電位が与えられる。また、このとき、トランジスタTr21を導通状態として、ノードNbに電位Vaを与える。その後、トランジスタTr21を非導通状態とする。
[0183]
次に、配線BLから2回目の電流(以後、第2電流と呼ぶ。)が流れたとき、第1電流が流れたときと同様に、抵抗素子R1と、配線VrefLと、により、ノードNaに第2電流と抵抗素子R1の抵抗とに応じた電位が与えられる。このとき、ノードNbはフローティング状態となっているため、ノードNaの電位が変化したことで、容量結合によって、ノードNbの電位も変化する。ノードNaの電位の変化をΔV Naとし、容量結合係数を1としたとき、ノードNbの電位はVa+ΔV Naとなる。トランジスタTr22のしきい値電圧をV thとしたとき、配線OLから電位Va+ΔV Na−V thが出力される。ここで、電位Vaをしきい値電圧V thとすることで、配線OLから電位ΔV Naを出力することができる。
[0184]
電位ΔV Naは、第1電流から第2電流への変化量と、抵抗素子R1の抵抗値と、電位Vrefと、に応じて定まる。抵抗素子R1の抵抗値と、電位Vrefと、は既知とすることができるため、図12に示す回路OFSTを用いることにより、電位ΔV Naから、配線BLに流れる電流の変化量を求めることができる。
[0185]
活性化関数回路ACTVは、配線OLと、配線NILと、に電気的に接続されている。活性化関数回路ACTVには、配線OLを介して、回路OFSTで計測した電流の変化量の結果が入力される。活性化関数回路ACTVは、当該結果に対して、あらかじめ定義された関数系に従った演算を行う回路である。当該関数系としては、例えば、シグモイド関数、tanh関数、softmax関数、ReLU関数、しきい値関数等を用いることができ、これらの関数は、ニューラルネットワークにおける活性化関数として適用される。
[0186]
<演算回路の動作例1>
次に、演算回路MAC1の動作例について説明する。
[0187]
図13に演算回路MAC1の動作例のタイミングチャートを示す。図13のタイミングチャートは、時刻T01乃至時刻T09における、配線WL[1]、配線WL[2]、配線WD、配線WDref、ノードNM[1]、ノードNM[2]、ノードNMref[1]、ノードNMref[2]、配線CL[1]、及び配線CL[2]の電位の変動を示し、電流I −I α、及び電流I Brefの大きさの変動を示している。特に、電流I −I αは、配線BLから、メモリセルアレイCAのメモリセルAM[1]、メモリセルAM[2]に流れる電流の総和を示している。
[0188]
<<時刻T01から時刻T02まで>>
時刻T01から時刻T02までの間において、配線WL[1]に高レベル電位(図13ではHighと表記している。)が印加され、配線WL[2]に低レベル電位(図13ではLowと表記している。)が印加されている。加えて、配線WDには接地電位(図13ではGNDと表記している。)よりもV PR−V W[1]大きい電位が印加され、配線WDrefには接地電位よりもV PR大きい電位が印加されている。更に、配線CL[1]、及び配線CL[2]にはそれぞれ基準電位(図13ではREFPと表記している。)が印加されている。
[0189]
なお、電位V W[1]は、第1データの一に対応する電位である。また、電位V PRは、参照データに対応する電位である。
[0190]
このとき、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれのトランジスタTr11のゲートに高レベル電位が印加されるため、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれのトランジスタTr11は、オン状態となる。そのため、メモリセルAM[1]において、配線WDとノードNM[1]との間が導通状態になるため、ノードNM[1]の電位は、V PR−V W[1]となる。同様に、メモリセルAMref[1]において、配線WDrefとノードNMref[1]との間が導通状態になるため、ノードNMref[1]の電位は、V PRとなる。
[0191]
ここで、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれのトランジスタTr12の第2端子から第1端子に流れる電流を考える。配線BLからメモリセルAM[1]のトランジスタTr12の第2端子を介して第1端子に流れる電流をI AM[1],0としたとき、I AM[1],0は次の式で表すことができる。
[0192]
[数6]


[0193]
kは、トランジスタTr12のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量等で決まる定数である。また、V thは、トランジスタTr12のしきい値電圧である。
[0194]
配線BLrefからメモリセルAMref[1]のトランジスタTr12の第2端子を介して第1端子に流れる電流をI AMref[1],0としたとき、同様に、I AMref[1],0は次の式で表すことができる。
[0195]
[数7]


[0196]
なお、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11のゲートに低レベル電位が印加されるため、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11は、オフ状態となる。このため、ノードNM[2]、及びノードNMref[2]への電位の書き込みは行われない。
[0197]
<<時刻T02から時刻T03まで>>
時刻T02から時刻T03までの間において、配線WL[1]に低レベル電位が印加される。このとき、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれのトランジスタTr11のゲートに低レベル電位が印加されるため、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれのトランジスタTr11はオフ状態となる。
[0198]
また、配線WL[2]には、時刻T02以前から引き続き、低レベル電位が印加されている。このため、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11は、時刻T02以前から引き続きオフ状態となっている。
[0199]
上述のとおり、メモリセルAM[1]、メモリセルAM[2]、メモリセルAMref[1]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11はオフ状態となっているため、時刻T02から時刻T03までの間では、ノードNM[1]、ノードNM[2]、ノードNMref[1]、及びノードNMref[2]のそれぞれの電位が保持される。
[0200]
特に、演算回路MAC1の回路構成の説明で述べたとおり、メモリセルAM[1]、メモリセルAM[2]、メモリセルAMref[1]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11にOSトランジスタを適用することによって、トランジスタTr11の第1端子−第2端子間に流れるリーク電流を小さくすることができるため、ノードNM[1]、ノードNM[2]、ノードNMref[1]、及びノードNMref[2]のそれぞれの電位を長時間保持することができる。
[0201]
時刻T02から時刻T03までの間において、配線WD、及び配線WDrefには接地電位が印加されている。メモリセルAM[1]、メモリセルAM[2]、メモリセルAMref[1]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11は、オフ状態となっているため、配線WD、及び配線WDrefからの電位の印加によって、ノードNM[1]、ノードNM[2]、ノードNMref[1]、及びノードNMref[2]のそれぞれに保持されている電位が書き換えられることは無い。
[0202]
<<時刻T03から時刻T04まで>>
時刻T03から時刻T04までの間において、配線WL[1]に低レベル電位が印加され、配線WL[2]に高レベル電位が印加されている。加えて、配線WDには接地電位よりもV PR−V W[2]大きい電位が印加され、配線WDrefには接地電位よりもV PR大きい電位が印加されている。更に、時刻T02以前から引き続き、配線CL[1]、及び配線CL[2]には、それぞれ基準電位が印加されている。
[0203]
なお、電位V W[2]は、第1データの一に対応する電位である。
[0204]
このとき、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11のゲートに高レベル電位が印加されるため、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれのトランジスタTr11は、オン状態となる。そのため、メモリセルAM[2]において、配線WDとノードNM[2]との間が導通状態になるため、ノードNM[2]の電位は、V PR−V W[2]となる。同様に、メモリセルAMref[2]において、配線WDrefとノードNMref[2]との間が導通状態になるため、ノードNMref[2]の電位は、V PRとなる。
[0205]
ここで、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれのトランジスタTr12の第2端子から第1端子に流れる電流を考える。配線BLからメモリセルAM[2]のトランジスタTr12の第2端子を介して第1端子に流れる電流をI AM[2],0としたとき、I AM[2],0は次の式で表すことができる。
[0206]
[数8]


[0207]
配線BLrefからメモリセルAMref[2]のトランジスタTr12の第2端子を介して第1端子に流れる電流をI AMref[2],0としたとき、同様に、I AMref[2],0は次の式で表すことができる。
[0208]
[数9]


[0209]
<<時刻T04から時刻T05まで>>
ここで、時刻T04から時刻T05までの間における、配線BL及び配線BLrefに流れる電流について説明する。
[0210]
配線BLrefには、電流源回路CSからの電流が供給される。加えて、配線BLrefには、カレントミラー回路CM、メモリセルAMref[1]、及びメモリセルAMref[2]によって電流が排出される。配線BLrefにおいて、電流源回路CSから供給される電流をI Crefとし、カレントミラー回路CMによって排出される電流をI CM,0としたとき、キルヒホッフの法則により次の式が成り立つ。
[0211]
[数10]


[0212]
配線BLには、電流源回路CSからの電流が供給される。加えて、配線BLには、カレントミラー回路CM、メモリセルAM[1]、メモリセルAM[2]によって電流が排出される。さらに、配線BLから回路OFSTにも電流が流れる。配線BLにおいて、電流源回路CSから供給される電流をI とし、配線BLから回路OFSTに流れる電流をI α,0としたとき、キルヒホッフの法則により次の式が成り立つ。
[0213]
[数11]


[0214]
<<時刻T05から時刻T06まで>>
時刻T05から時刻T06までの間において、配線CL[1]に基準電位よりもV X[1]高い電位が印加される。このとき、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれの容量C1の第2端子に、電位V X[1]が印加されるため、トランジスタTr12のゲートの電位が上昇する。
[0215]
なお、電位V X[1]は、第2データの一に対応する電位である。
[0216]
なお、トランジスタTr12のゲートの電位の増加分は、配線CL[1]の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量C1の容量、トランジスタTr12のゲート容量、寄生容量等によって算出される。本動作例では、説明の煩雑さを避けるため、配線CL[1]の電位の増加分もトランジスタTr12のゲートの電位の増加分も同じ値として説明する。これは、メモリセルAM[1]、及びメモリセルAMref[1]におけるそれぞれの容量結合係数を1としていることに相当する。
[0217]
容量結合係数を1としているため、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれの容量C1の第2端子に、電位V X[1]が印加されることによって、ノードNM[1]、及びノードNMref[1]の電位は、それぞれV X[1]上昇する。
[0218]
ここで、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれのトランジスタTr12の第2端子から第1端子に流れる電流を考える。配線BLからメモリセルAM[1]のトランジスタTr12の第2端子を介して第1端子に流れる電流をI AM[1],1としたとき、I AM[1],1は次の式で表すことができる。
[0219]
[数12]


[0220]
つまり、配線CL[1]に電位V X[1]を印加することによって、配線BLからメモリセルAM[1]のトランジスタTr12の第2端子を介して第1端子に流れる電流は、I AM[1],1−I AM[1],0(図13では、ΔI AM[1]と表記する。)増加する。
[0221]
同様に、配線BLrefからメモリセルAMref[1]のトランジスタTr12の第2端子を介して第1端子に流れる電流をI AMref[1],1としたとき、I AMref[1],1は次の式で表すことができる。
[0222]
[数13]


[0223]
つまり、配線CL[1]に電位V X[1]を印加することによって、配線BLrefからメモリセルAMref[1]のトランジスタTr12の第2端子を介して第1端子に流れる電流は、I AMref[1],1−I AMref[1],0(図13では、ΔI AMref[1]と表記する。)増加する。
[0224]
ここで、配線BL及び配線BLrefに流れる電流について説明する。
[0225]
配線BLrefには、時刻T04から時刻T05までの間と同様に、電流源回路CSからの電流I Crefが供給される。同時に、配線BLrefには、カレントミラー回路CM、メモリセルAMref[1]、及びメモリセルAMref[2]によって電流が排出される。配線BLrefにおいて、カレントミラー回路CMによって排出される電流をI CM,1としたとき、キルヒホッフの法則により次の式が成り立つ。
[0226]
[数14]


[0227]
配線BLには、時刻T04から時刻T05までの間と同様に、電流源回路CSからの電流I が供給される。同時に、配線BLには、カレントミラー回路CM、メモリセルAM[1]、メモリセルAM[2]によって電流が排出される。さらに、配線BLから回路OFSTにも電流が流れる。配線BLにおいて、配線BLから回路OFSTに流れる電流をI α,1としたとき、キルヒホッフの法則により次の式が成り立つ。
[0228]
[数15]


[0229]
時刻T04から時刻T05までの間における、配線BLから回路OFSTに流れる電流I α,0と、時刻T05から時刻T06までの間における、配線BLから回路OFSTに流れる電流I α,1と、の差をΔI αとする。以後、ΔI αを、演算回路MAC1における、差分電流と呼ぶ。差分電流ΔI αは、式(E1)乃至式(E10)を用いて、次の式のとおりに表すことができる。
[0230]
[数16]


[0231]
<<時刻T06から時刻T07まで>>
時刻T06から時刻T07までの間において、配線CL[1]には基準電位が印加されている。このとき、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれの容量C1の第2端子に、基準電位が印加されるため、ノードNM[1]、及びノードNMref[1]の電位は、それぞれ時刻T04から時刻T05までの間の電位に戻る。
[0232]
<<時刻T07から時刻T08まで>>
時刻T07から時刻T08までの間において、配線CL[1]に基準電位よりもV X[1]高い電位が印加され、配線CL[2]に基準電位よりもV X[2]高い電位が印加される。このとき、メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれの容量C1の第2端子に電位V X[1]が印加され、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれの容量C1の第2端子に電位V X[2]が印加される。このため、メモリセルAM[1]、メモリセルAM[2]、メモリセルAMref[1]、及びメモリセルAMref[2]のそれぞれのトランジスタTr12のゲートの電位が上昇する。
[0233]
メモリセルAM[1]、及びメモリセルAMref[1]のそれぞれのノードの電位の変化は、時刻T05から時刻T06までの間の動作を参酌する。メモリセルAM[2]、及びメモリセルAMref[2]についても同様に、それぞれのメモリセルの容量結合係数を1として説明する。
[0234]
容量結合係数を1としているため、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれの容量C1の第2端子に、電位V X[2]が印加されることによって、ノードNM[2]、及びノードNMref[2]の電位は、それぞれV X[2]上昇する。
[0235]
ここで、メモリセルAM[2]、及びメモリセルAMref[2]のそれぞれのトランジスタTr12の第2端子から第1端子に流れる電流を考える。配線BLからメモリセルAM[1]のトランジスタTr12の第2端子を介して第1端子に流れる電流をI AM[2],1としたとき、I AM[2],1は次の式で表すことができる。
[0236]
[数17]


[0237]
つまり、配線CL[2]に電位V X[2]を印加することによって、配線BLからメモリセルAM[2]のトランジスタTr12の第2端子を介して第1端子に流れる電流は、I AM[2],1−I AM[2],0(図13では、ΔI AM[2]と表記する。)増加する。
[0238]
同様に、配線BLrefからメモリセルAMref[2]のトランジスタTr12の第2端子を介して第1端子に流れる電流をI AMref[2],1としたとき、I AMref[2],1は次の式で表すことができる。
[0239]
[数18]


[0240]
つまり、配線CL[2]に電位V X[2]を印加することによって、配線BLrefからメモリセルAMref[2]のトランジスタTr12の第2端子を介して第1端子に流れる電流は、I AMref〔2],1−I AMref[2],0(図13では、ΔI AMref[2]と表記する。)増加する。
[0241]
ここで、配線BL及び配線BLrefに流れる電流について説明する。
[0242]
配線BLrefには、時刻T04から時刻T05までの間と同様に、電流源回路CSからの電流I Crefが供給される。同時に、配線BLrefには、カレントミラー回路CM、メモリセルAMref[1]、及びメモリセルAMref[2]によって電流が排出される。配線BLrefにおいて、カレントミラー回路CMによって排出される電流をI CM,2としたとき、キルヒホッフの法則により次の式が成り立つ。
[0243]
[数19]


[0244]
配線BLには、時刻T04から時刻T05までの間と同様に、電流源回路CSからの電流I が供給される。同時に、配線BLには、カレントミラー回路CM、メモリセルAM[1]、メモリセルAM[2]によって電流が排出される。さらに、配線BLから回路OFSTにも電流が流れる。配線BLにおいて、配線BLから回路OFSTに流れる電流をI α,3としたとき、キルヒホッフの法則により次の式が成り立つ。
[0245]
[数20]


[0246]
時刻T04から時刻T05までの間における、配線BLから回路OFSTに流れる電流I α,0と、時刻T07から時刻T08までの間における、配線BLから回路OFSTに流れる電流I α,3と、の差となる差分電流ΔI αは、式(E1)乃至式(E8)、式(E12)乃至式(E15)用いて、次の式のとおりに表すことができる。
[0247]
[数21]


[0248]
式(E11)、式(E16)に示すとおり、回路OFSTに入力される差分電流ΔI αは、複数の第1データである電位V と、複数の第2データである電位V と、の積の和に応じた値となる。つまり、差分電流ΔI αを回路OFSTで計測することによって、第1データと第2データとの積和の値を求めることができる。
[0249]
<<時刻T08から時刻T09まで>>
時刻T08から時刻T09までの間において、配線CL[1]、及び配線CL[2]には基準電位が印加されている。このとき、メモリセルAM[1]、メモリセルAM[2]、メモリセルAMref[1]、及びメモリセルAMref[2]のそれぞれの容量C1の第2端子に、基準電位が印加されるため、ノードNM[1]、ノードNM[2]、ノードNMref[1]、及びノードNMref[2]の電位は、それぞれ時刻T06から時刻T07までの間の電位に戻る。
[0250]
時刻T05から時刻T06までの間において、配線CL[1]にV X[1]を印加し、時刻T07から時刻T08までの間において、配線CL[1]及び配線CL[2]にそれぞれV X[1]、V X[2]を印加したが、配線CL[1]及び配線CL[2]に印加する電位は、基準電位REFPよりも低くてもよい。配線CL[1]、及び/又は配線CL[2]に、基準電位REFPよりも低い電位を印加した場合、配線CL[1]、及び/又は配線CL[2]に接続されているメモリセルの保持ノードの電位を、容量結合によって低くすることができる。これにより、積和演算において、第1データと、負の値である第2データの一との積を行うことができる。例えば、時刻T07から時刻T08までの間において、配線CL[2]に、V X[2]でなく−V X[2]を印加した場合、差分電流ΔI αは、次の式の通りに表すことができる。
[0251]
[数22]


[0252]
なお、本動作例では、2行2列のマトリクス状に配置されているメモリセルを有するメモリセルアレイCAについて扱ったが、1行、且つ2列以上のメモリセルアレイ、又は3行以上、且つ3列以上のメモリセルアレイについても同様に、積和演算を行うことができる。この場合の積和演算回路は、複数列のうち1列を、参照データ(電位V PR)を保持するメモリセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算処理を実現する半導体装置を提供することができる。また、行数を増やすことによって、積和演算における、足し合わせる項数を増やすことができる。行数を増やした場合の、差分電流ΔI αは、次の式で表すことができる。
[0253]
[数23]


[0254]
本実施の形態で述べた積和演算回路を、上述した隠れ層として適用する場合、重み係数w s[k]s[k−1] (k)を第1データとして、同じ列の各メモリセルAMに格納し、第(k−1)層の第s[k−1]ニューロンからの出力信号z s[k−1] (k−1)を各行の配線CLから印加する電位(第2データ)とすることで、差分電流ΔI αから第1データと第2データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第k層の第s[k]ニューロンの出力信号z s[k] (k)とすることができる。
[0255]
また、本実施の形態で述べた積和演算回路を、上述した出力層として適用する場合、重み係数w s[L]s[L−1] (L)を第1データとして、同じ列の各メモリセルAMに格納し、第(L−1)層の第s[L−1]ニューロンからの出力信号z s[L−1] (L−1)を各行の配線CLから印加する電位(第2データ)とすることで、差分電流ΔI αから、第1データと第2データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第L層の第s[L]ニューロンの出力信号z s[L] (L)とすることができる。
[0256]
なお、本実施の形態で述べた入力層は、入力信号を第2層に出力するバッファ回路として機能してもよい。
[0257]
ところで、本実施の形態で述べた演算回路では、メモリセルAMの行数が前層のニューロンの数となる。換言すると、メモリセルAMの行数は、次層の1つのニューロンに入力される前層のニューロンの出力信号の数に対応する。そして、メモリセルAMの列数が、次層のニューロンの数となる。換言すると、メモリセルAMの列数は、次層のニューロンから出力される出力信号の数に対応する。つまり、前層、次層のそれぞれのニューロンの個数によって、演算回路のメモリセルアレイの行数、及び列数が定まるため、構成したいニューラルネットワークに応じて、メモリセルアレイの行数、及び列数を定めて、設計すればよい。
[0258]
また、本実施の形態で述べた演算回路は、状況に応じて、構成を変更してもよい。例えば、図11に示した演算回路MAC1は、図14に示す演算回路MAC1に変更してもよい。図14の演算回路MAC1は、図11の演算回路MAC1に対して、メモリセルアレイCAのメモリセルAM[1]及びメモリセルAM[1]が含まれる列にメモリセルAMBを加えた構成となっている。
[0259]
メモリセルAMBは、配線WDと、配線BLと、配線WLBと、配線CLBと、に電気的に接続されている。また、配線WLBは、回路WLDに電気的に接続され、配線CLBは、回路CLDに電気的に接続されている。
[0260]
メモリセルAMBにおいて、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、容量C1の第1端子と、の接続箇所をノードNMBとしている。
[0261]
配線WLBは、メモリセルAMBにデータを書き込む際に、回路WLDからメモリセルAMBに対して、選択信号を供給する配線として機能する。また、配線CLBは、メモリセルAMBの容量C1の第2端子に対して、定電位を印加する配線として機能する。当該定電位としては、接地電位、又は低レベル電位とするのが好ましい。
[0262]
図14の演算回路MAC1の動作例としては、例えば、図13のタイミングチャートにおいて、時刻T01から時刻T05までの間では、メモリセルAMBのトランジスタTr12がオフ状態となるように、ノードNMBに接地電位、低レベル電位、又は配線VRが与える電位を保持する。そして、図13のタイミングチャートにおいて、時刻T05から時刻T09までの間では、メモリセルAMBのトランジスタTr12のソース−ドレイン間に任意の電流I BIASが流れるように、ノードNMBに電位V BIASを保持する。このとき、I BIASは次の式で表される。
[0263]
[数24]


[0264]
このとき、式(E16)、式(E18)は、次の式に書き換えることができる。
[0265]
[数25]


[0266]
[数26]


[0267]
式(E20)、式(E21)は、積和演算の結果に対して、更に任意のバイアスを与える演算に相当する。つまり、図14の演算回路MAC1を用いることによって、式(D3)の演算を行うことができる。なお、I BIASは、ノードNMBの電位でなく、配線CLBが与える電位によっても決まるため、例えば、図13のタイミングチャートにおいて、時刻T01から時刻T05までの間では、メモリセルAMBのトランジスタTr12がオフ状態となるように、配線CLBに接地電位を与え、時刻T05から時刻T09までの間に、配線CLBの電位を接地電位から任意の電位に変化させて、メモリセルAMBのトランジスタTr12のソース−ドレイン間に任意の電流I BIASが流れるようにしてもよい。
[0268]
<演算回路の構成例2>
次に、上述のニューラルネットワーク200において、演算回路MAC1とは回路構成が異なる、積和演算及び活性化関数の演算を行う回路の一例について説明する。
[0269]
図15は、演算回路MAC2の構成例を示している。図15に示す演算回路MAC2は、各セルに保持した電圧に応じた第1データと、入力された第2データと、の積和演算を行い、かつ当該積和演算の結果を用いて活性化関数の演算を行う回路である。なお、第1データ、及び第2データは、一例としては、アナログデータ、又は多値のデータ(離散的なデータ)とすることができる。
[0270]
演算回路MAC2は、回路WCSと、回路XCSと、回路WSDと、回路SWS1と、回路SWS2と、セルアレイCA2と、変換回路ITRZ[1]乃至変換回路ITRZ[m]と、を有する。
[0271]
セルアレイCA2は、セルIM[1,1]乃至セルIM[m,n](ここでの、mは1以上の整数であり、nは1以上の整数である。)と、セルIMref[1]乃至セルIMref[m]と、を有する。セルIM[1,1]乃至セルIM[m,n]は、第1データに応じた電流量に相当する電位を保持する機能を有し、セルIMref[1]乃至セルIMref[m]は、保持した電位と積和演算を行うために必要になる第2データに応じた電圧を信号線XCL[1]乃至XCL[m]に供給する機能を有する。
[0272]
なお、図15のセルアレイCA2は、セルが行方向にn+1個、列方向にm個、マトリクス状に配置されているが、セルアレイCA2は、セルが行方向に2個以上、列方向に1個以上、マトリクス状に配置されている構成としてもよい。
[0273]
セルIM[1,1]乃至セルIM[m,n]は、トランジスタF1と、トランジスタF2と、容量C5と、を有し、セルIMref[1]乃至セルIMref[m]は、それぞれトランジスタF1mと、トランジスタF2mと、容量C5mと、を有する。
[0274]
なお、トランジスタF1及びトランジスタF1mは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。例えば、トランジスタF1、トランジスタF1mは、オン状態のときは飽和領域で動作してもよく、また、線形領域で動作する場合と飽和領域で動作する場合とが混在してもよい。
[0275]
また、トランジスタF2及びトランジスタF2mは、特に断りの無い場合は、サブスレッショルド領域で動作する場合(つまり、トランジスタF2又はトランジスタF2mにおいて、ゲート−ソース間電圧がしきい値電圧よりも低い場合)を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、サブスレッショルド領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。このため、トランジスタF2及びトランジスタF2mは、ソース−ドレイン間にオフ電流が流れるように動作する場合を含む。
[0276]
また、トランジスタF1、及び/又はトランジスタF1mは、トランジスタTr11と同様に、OSトランジスタであることが好ましい。加えて、トランジスタF1、及び/又はトランジスタF1mのチャネル形成領域は、インジウム、元素M(元素Mとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種等が挙げられる。)、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタTr11は、特に以降の実施の形態に記載するトランジスタの構造であることが更に好ましい。
[0277]
トランジスタF1、及び/又はトランジスタF1mとして、OSトランジスタを用いることにより、トランジスタF1、及び/又はトランジスタF1mのリーク電流を抑えることができるため、計算精度の高い積和演算回路を実現できる場合がある。また、トランジスタF1、及び/又はトランジスタF1mとして、OSトランジスタを用いることにより、トランジスタF1、及び/又はトランジスタF1mが非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路の消費電力を低減することができる。
[0278]
また、トランジスタF2、及び/又はトランジスタF2mに対しても、OSトランジスタを用いることにより、サブスレッショルド領域の広い電流範囲で動作させることができるため、消費電流を低減することができる。また、トランジスタF2、及び/又はトランジスタF2mに対しても、OSトランジスタを用いることで、トランジスタTr11と同時に作製することができるため、積和演算回路の作製工程を短縮することができる場合がある。また、トランジスタF2、及び/又はトランジスタF2mは、チャネル形成領域にシリコンを含むトランジスタとしてもよい。シリコンとしては、例えば、非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコン、水素化アモルファスシリコン等を用いることができる。
[0279]
セルIM[1,1]乃至セルIM[m,n]のそれぞれにおいて、トランジスタF1の第1端子は、トランジスタF2のゲートと電気的に接続されている。トランジスタF2の第1端子は、配線VEと電気的に接続されている。容量C5の第1端子は、トランジスタF2のゲートと電気的に接続されている。
[0280]
ところで、本発明の一態様は、トランジスタのバックゲートの接続構成に依らない。図15において、トランジスタF1、トランジスタF2には、バックゲートが図示され、当該を有している構成を示しているが、バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタM2のゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、又は、そのトランジスタのオフ電流を小さくするために、外部回路等と電気的に接続されている配線を設けて、当該外部回路等によってトランジスタのバックゲートに電位を与えてもよい。なお、これについては、トランジスタF1m、トランジスタF2m、後述するトランジスタF3[1]乃至トランジスタF3[n]、トランジスタF4[1]乃至トランジスタF4[n]、更に、図15だけでなく明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
[0281]
また、本発明の一態様の半導体装置は、当該半導体装置に含まれるトランジスタの構造に依らない。例えば、図15に図示しているトランジスタF1、トランジスタF2は、図15に示すとおり、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。なお、これについては、トランジスタF1m、トランジスタF2m、後述するトランジスタF3[1]乃至トランジスタF3[n]、トランジスタF4[1]乃至トランジスタF4[n]、更に、図15に示す回路図だけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
[0282]
配線VEは、セルIM[1,1]、セルIM[m,1]、セルIM[1,n]、及びセルIM[m,n]のそれぞれのトランジスタF2の第1端子−第2端子間に電流を流すための配線であって、また、セルIMref[1]、及びセルIMref[m]のそれぞれのトランジスタF2の第1端子−第2端子間に電流を流すための配線として機能する。一例としては、配線VEは、定電圧を供給する配線として機能する。当該定電圧としては、例えば、低レベル電位、接地電位等とすることができる。
[0283]
セルIM[1,1]において、トランジスタF1の第2端子は、配線WCL[1]と電気的に接続され、トランジスタF1のゲートは、配線WSL[1]と電気的に接続されている。トランジスタF2の第2端子は、配線WCL[1]と電気的に接続され、容量C5の第2端子は、配線XCL[1]と電気的に接続されている。なお、図15では、セルIM[1,1]において、トランジスタF1の第1端子と、トランジスタF2のゲートと、容量C5の第1端子と、の接続箇所をノードNN[1,1]としている。
[0284]
セルIM[m,1]において、トランジスタF1の第2端子は、配線WCL[1]と電気的に接続され、トランジスタF1のゲートは、配線WSL[m]と電気的に接続されている。トランジスタF2の第2端子は、配線WCL[1]と電気的に接続され、容量C5の第2端子は、配線XCL[m]と電気的に接続されている。なお、図15では、セルIM[m,1]において、トランジスタF1の第1端子と、トランジスタF2のゲートと、容量C5の第1端子と、の接続箇所をノードNN[m,1]としている。
[0285]
セルIM[1,n]において、トランジスタF1の第2端子は、配線WCL[n]と電気的に接続され、トランジスタF1のゲートは、配線WSL[1]と電気的に接続されている。トランジスタF2の第2端子は、配線WCL[n]と電気的に接続され、容量C5の第2端子は、配線XCL[1]と電気的に接続されている。なお、図15では、セルIM[1,n]において、トランジスタF1の第1端子と、トランジスタF2のゲートと、容量C5の第1端子と、の接続箇所をノードNN[1,n]としている。
[0286]
セルIM[m,n]において、トランジスタF1の第2端子は、配線WCL[n]と電気的に接続され、トランジスタF1のゲートは、配線WSL[m]と電気的に接続されている。トランジスタF2の第2端子は、配線WCL[n]と電気的に接続され、容量C5の第2端子は、配線XCL[m]と電気的に接続されている。なお、図15では、セルIM[m,n]において、トランジスタF1の第1端子と、トランジスタF2のゲートと、容量C5の第1端子と、の接続箇所をノードNN[m,n]としている。
[0287]
セルIMref[1]において、トランジスタF1mの第2端子は、配線XCL[1]と電気的に接続され、トランジスタF1mのゲートは、配線WSL[1]と電気的に接続されている。トランジスタF2mの第2端子は、配線XCL[1]と電気的に接続され、容量C5の第2端子は、配線XCL[1]と電気的に接続されている。なお、図15では、セルIMref[1]において、トランジスタF1mの第1端子と、トランジスタF2mのゲートと、容量C5の第1端子と、の接続箇所をノードNNref[1]としている。
[0288]
セルIMref[m]において、トランジスタF1mの第2端子は、配線XCL[m]と電気的に接続され、トランジスタF1mのゲートは、配線WSL[m]と電気的に接続されている。トランジスタF2mの第2端子は、配線XCL[m]と電気的に接続され、容量C5の第2端子は、配線XCL[m]と電気的に接続されている。なお、図15では、セルIMref[m]において、トランジスタF1mの第1端子と、トランジスタF2mのゲートと、容量C5の第1端子と、の接続箇所をノードNNref[m]としている。
[0289]
上述したノードNN[1,1]、ノードNN[m,1]、ノードNN[1,n]、ノードNN[m,n]、ノードNNref[1]、及びノードNMref[m]は、それぞれのセルの保持ノードとして機能する。
[0290]
回路SWS1は、トランジスタF3[1]乃至トランジスタF3[n]を有する。トランジスタF3[1]の第1端子は、配線WCL[1]に電気的に接続され、トランジスタF3[1]の第2端子は、回路WCSに電気的に接続され、トランジスタF3[1]のゲートは、配線SWL1に電気的に接続されている。トランジスタF3[m]の第1端子は、配線WCL[m]に電気的に接続され、トランジスタF3[m]の第2端子は、回路WCSに電気的に接続され、トランジスタF3[m]のゲートは、配線SWL1に電気的に接続されている。
[0291]
トランジスタF3[1]乃至トランジスタF3[n]は、トランジスタTr11と同様に、OSトランジスタであることが好ましい。加えて、トランジスタF1、及び/又はトランジスタF1mのチャネル形成領域は、インジウム、元素M(元素Mとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種等が挙げられる。)、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタF4[1]乃至トランジスタF4[n]は、特に以降の実施の形態に記載するトランジスタの構造であることが更に好ましい。
[0292]
回路SWS1は、回路WCSと、配線WCL[1]乃至配線WCL[n]のそれぞれと、の間の導通状態、非導通状態の切り替えを行う回路として機能する。
[0293]
回路SWS2は、トランジスタF4[1]乃至トランジスタF4[n]を有する。トランジスタF4[1]の第1端子は、配線WCL[1]に電気的に接続され、トランジスタF4[1]の第2端子は、変換回路ITRZ[1]に電気的に接続され、トランジスタF4[1]のゲートは、配線SWL2に電気的に接続されている。トランジスタF4[m]の第1端子は、配線WCL[m]に電気的に接続され、トランジスタF4[m]の第2端子は、変換回路ITRZ[1]に電気的に接続され、トランジスタF4[m]のゲートは、配線SWL2に電気的に接続されている。
[0294]
トランジスタF4[1]乃至トランジスタF4[n]は、トランジスタTr11と同様に、OSトランジスタであることが好ましい。加えて、トランジスタF1、及び/又はトランジスタF1mのチャネル形成領域は、インジウム、元素M(元素Mとしては、例えば、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種等が挙げられる。)、亜鉛の少なくとも一を含む酸化物であることがより好ましい。トランジスタF4[1]乃至トランジスタF4[n]は、特に以降の実施の形態に記載するトランジスタの構造であることが更に好ましい。
[0295]
回路SWS2は、配線WCL[1]と回路ITRZ[1]との間、及び配線WCL[n]と回路ITRZ[n]との間、の導通状態、非導通状態の切り替えを行う回路として機能する。
[0296]
回路WCSは、セルアレイCA2が有するそれぞれのセルに格納するためのデータを送信する機能を有する。
[0297]
回路XCSは、配線XCL[1]乃至配線XCL[m]に電気的に接続されている。回路XCSは、セルアレイCA2が有するセルIMref[1]乃至セルIMref[m]のそれぞれに対して、参照データに応じた電流、又は第2データに応じた電流を流す機能を有する。
[0298]
回路WSDは、配線WSL[1]乃至配線WSL[m]に電気的に接続されている。回路WSDは、セルアレイCA2が有するセルに第1データを書き込む際に、配線WSL[1]乃至配線WSL[m]に所定の信号を送信することによって、データの書き込み先となるメモリセルを選択する機能を有する。
[0299]
また、回路WSDは、配線SWL1と、配線SWL2と、に電気的に接続されている。回路WSDは、配線SWL1に所定の信号を送信することによって、回路WCSとセルアレイCA2との間を導通状態、非導通状態にする機能と、配線SWL2に所定の信号を送信することによって、変換回路ITRZ[1]乃至変換回路ITRZ[m]とセルアレイCA2との間を導通状態、非導通状態にする機能と、を有する。
[0300]
変換回路ITRZ[1]乃至変換回路ITRZ[m]のそれぞれは、入力端子と、出力端子と、を有する。変換回路ITRZ[1]乃至変換回路ITRZ[m]のそれぞれは、入力端子に入力された電流に応じた電圧に変換して、出力端子から出力する機能を有する。変換回路ITRZ[1]乃至変換回路ITRZ[m]のそれぞれは、一例として、回路OFSTを適用することができる。また、変換回路ITRZ[1]乃至変換回路ITRZ[m]のそれぞれは、活性化関数回路ACTVを有してもよく、変換された電圧を用いて、活性化関数の演算を行って、当該演算の結果を出力端子に出力してもよい。
[0301]
<演算回路の動作例2>
次に、演算回路MAC2の動作例について説明する。
[0302]
図16に演算回路MAC2の動作例のタイミングチャートを示す。図16のタイミングチャートは、時刻T11から時刻T21までの間、及びそれらの近傍における、配線SWL1、配線SWL2、配線WSL[i](iは1以上m−1以下の整数とする。)、配線WSL[i+1]、配線XCL[i]、配線XCL[i+1]、ノードNN[i,j]、ノードNN[i+1,j]、ノードNNref[i]、ノードNN[i+1]の電位の変動を示している。更に、図16のタイミングチャートには、セルIM[i,j]に含まれているトランジスタF2の第1端子−第2端子間に流れる電流量I F2[i,j]と、セルIMref[i]に含まれているトランジスタF2mの第1端子−第2端子間に流れる電流量I F2m[i]と、セルIM[i+1,j]に含まれているトランジスタF2の第1端子−第2端子間に流れる電流量I F2[i+1,j]と、セルIMref[i+1]に含まれているトランジスタF2mの第1端子−第2端子間に流れる電流量I F2m[i+1]と、のそれぞれの変動についても示している。
[0303]
なお、本動作例において、配線VEの電位は接地電位GNDとする。また、時刻T11より前において、セルIM[i,j]、セルIM[i+1,j]に含まれているそれぞれのトランジスタF1、セルIMref[i]、セルIMref[i+1]に含まれているトランジスタF1mをオン状態にして、ノードNN[i,j]、ノードNN[i+1,j]、ノードNNref[i]、ノードNN[i+1]のそれぞれの電位を、接地電位GNDにしているものとする。
[0304]
また、初期設定として、セルIM[1,1]乃至セルIM[m,n]に含まれているそれぞれのトランジスタF1、セルIMref[1]乃至セルIMref[m]に含まれているトランジスタF1mをオン状態にして、ノードNN[1,1]乃至ノードNN[m,n]、ノードNNref[1]乃至ノードNNref[m]の電位を接地電位GNDとする。
[0305]
<<時刻T11から時刻T12まで>>
時刻T11から時刻T12までの間において、配線SWL1に高レベル電位(図16ではHighと表記している。)が印加され、配線SWL2に低レベル電位(図16ではLowと表記している。)が印加されている。これにより、トランジスタF3[1]乃至トランジスタF3[n]のそれぞれのゲートに高レベル電位が印加されて、トランジスタF3[1]乃至トランジスタF3[n]のそれぞれがオン状態となり、トランジスタF4[1]乃至トランジスタF4[n]のそれぞれのゲートに低レベル電位が印加されて、トランジスタF4[1]乃至トランジスタF4[n]のそれぞれがオフ状態となる。
[0306]
また、時刻T11から時刻T12までの間では、配線WSL[i]、配線WSL[i+1]には低レベル電位が印加されている。これにより、セルアレイCA2のi行目のセルIM[i,1]乃至セルIM[i,n]に含まれているトランジスタF1のゲートと、セルIMref[i]に含まれているトランジスタF1mのゲートと、に低レベル電位が印加されて、それぞれのトランジスタF1とトランジスタF1mとがオフ状態となる。また、セルアレイCA2のi+1行目のセルIM[i+1,1]乃至セルIM[i+1,n]に含まれているトランジスタF1のゲートと、セルIMref[i+1]に含まれているトランジスタF1mのゲートと、に低レベル電位が印加されて、それぞれのトランジスタF1とトランジスタF1mとがオフ状態となる。
[0307]
また、時刻T11から時刻T12までの間では、配線XCL[i]、配線XCL[i+1]には接地電位GNDが印加されている。
[0308]
また、時刻T11から時刻T12までの間では、配線WCL[j]、配線XCL[i]、配線XCL[i+1]には電流が流れない。そのため、I F2[i,j]、I F2m[i]I F2[i+1,j]、I F2m[i+1]は0となる。
[0309]
<<時刻T12から時刻T13まで>>
時刻T12から時刻T13までの間において、配線WSL[i]に高レベル電位が印加される。これにより、セルアレイCA2のi行目のセルIM[i,1]乃至セルIM[i,n]に含まれているトランジスタF1のゲートと、セルIMref[i]に含まれているトランジスタF1mのゲートと、に高レベル電位が印加されて、それぞれのトランジスタF1とトランジスタF1mとがオン状態となる。また、時刻T12から時刻T13までの間において、配線WSL[i]を除く配線WSL[1]乃至配線WSL[m]には低レベル電位が印加されており、セルアレイCA2のi行目以外のセルIM[1,1]乃至セルIM[m,n]に含まれているトランジスタF1と、i行目以外のセルIMref[1]乃至セルIMref[m]に含まれているトランジスタF1mは、オフ状態になっているものとする。
[0310]
更に、配線XCL[1]乃至配線XCL[m]には低レベル電位が印加される。
[0311]
<<時刻T13から時刻T14まで>>
時刻T13から時刻T14までの間において、回路WCSから、トランジスタF3[j]を介してセルアレイCA2に電流量としてI [i,j]の電流が流れる。このとき、セルアレイCA2のi行目のセルIM[i,j]に含まれているトランジスタF1の第1端子と配線WCL[j]との間が導通状態となっており、かつセルアレイCA2のi行目以外のセルIM[1,j]乃至セルIM[m,j]に含まれているトランジスタF1の第1端子と配線WCL[j]との間が非導通状態となっているため、配線WCL[j]からセルIM[i,j]に電流量I [i,j]の電流が流れる。
[0312]
ところで、セルIM[i,j]に含まれているトランジスタF1がオン状態になることによって、セルIM[i,j]に含まれているトランジスタF2はダイオード接続の構成となる。そのため、配線WCL[j]からセルIM[i,j]に電流が流れるとき、トランジスタF2のゲートと、トランジスタF2の第2端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線WCL[j]からセルIM[i,j]に流れる電流量とトランジスタF2の第1端子の電位(ここではGND)等によって定められる。本動作例では、配線WCL[j]からセルIM[i,j]に電流量I [i,j]の電流が流れることによって、トランジスタF2のゲート(ノードNN[i,j])の電位は、V [i,j]になるものとする。つまり、トランジスタF2において、ゲート−ソース間電圧がV [i,j]−GNDとなり、トランジスタF2の第1端子−第2端子間には、電流量I [i,j]の電流が流れる。
[0313]
ここで、トランジスタF2のしきい値電圧をV thとしたとき、トランジスタF2がサブスレッショルド領域で動作する場合の電流量I [i,j]は次の式の通りに記述できる。
[0314]
[数27]


[0315]
なお、I はV がV th[i,j]であるときのドレイン電流であって、Kは温度、デバイス構造等によって定められる補正係数である。
[0316]
また、時刻T13から時刻T14までの間において、回路XCSから、配線XCL[i]に電流量としてI ref0の電流が流れる。このとき、セルIMref[i]に含まれているトランジスタF1mの第1端子と配線XCL[i]との間が導通状態となるため、配線XCL[i]からセルIMref[i]に電流量I ref0の電流が流れる。
[0317]
セルIM[i,j]と同様に、セルIMref[i]に含まれているトランジスタF1mがオン状態になることによって、セルIMref[i,j]に含まれているトランジスタF2mはダイオード接続の構成となる。そのため、配線XCL[i]からセルIMref[i]に電流が流れるとき、トランジスタF2mのゲートと、トランジスタF2mの第2端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線XCL[i]からセルIMref[i]に流れる電流量とトランジスタF2mの第1端子の電位(ここではGND)等によって定められる。本動作例では、配線XCL[i]からセルIMref[i]に電流量I ref0の電流が流れることによって、トランジスタF2のゲート(ノードNNref[i])はV gm[i]になるものとし、また、このときの配線XCL[i]の電位もV gm[i]とする。つまり、トランジスタF2mにおいて、ゲート−ソース間電圧がV gm[i]−GNDとなり、トランジスタF2mの第1端子−第2端子間には、電流量I ref0の電流が流れる。
[0318]
ここで、トランジスタF2mのしきい値電圧をV thm[i]としたとき、トランジスタF2mがサブスレッショルド領域で動作する場合の電流量I ref0は次の式の通りに記述できる。なお、補正係数Kは、セルIM[i,j]に含まれているトランジスタF2と同一とする。例えば、トランジスタのデバイス構造、サイズ(チャネル長、チャネル幅)を同一とする。また、製造上のばらつきにより、各トランジスタの補正係数Kはばらつくが、後述の議論が実用上十分な精度で成り立つ程度にばらつきが抑えられているものとする。
[0319]
[数28]


[0320]
ここで、第1データである重み係数w[i,j]を次の通りに定義する。
[0321]
[数29]


[0322]
したがって、式(F1)は、次の式に書き換えることができる。
[0323]
[数30]


[0324]
<<時刻T14から時刻T15まで>>
時刻T14から時刻T15までの間において、配線WSL[i]に低レベル電位が印加される。これにより、セルアレイCA2のi行目のセルIM[i,1]乃至セルIM[i,n]に含まれているトランジスタF1のゲートと、セルIMref[i]に含まれているトランジスタF1mのゲートと、に低レベル電位が印加されて、それぞれのトランジスタF1とトランジスタF1mとがオフ状態となる。
[0325]
セルIM[i,j]に含まれているトランジスタF1がオフ状態になることによって、容量C5には、トランジスタF2のゲート(ノードNN[i,j])の電位と、配線XCL[i]の電位と、の差であるV [i,j]−V gm[i]が保持される。また、セルIMref[i]に含まれているトランジスタF1がオフ状態になることによって、容量C5mには、トランジスタF2mのゲート(ノードNNref[i])の電位と、配線XCL[i]の電位と、の差である0が保持される。なお、容量C5mが保持する電位は、時刻T13から時刻T14の動作においてトランジスタF1m、トランジスタF2mのそれぞれのトランジスタ特性等に応じて0ではない電位(ここではΔとする。)となる場合もある。しかし、ノードNNref[i]の電位は、配線XCL[i]の電位にΔを加えた電位になると考えることで、以下の議論が成り立つ。
[0326]
<<時刻T15から時刻T16まで>>
時刻T15から時刻T16までの間において、配線XCL[i]にGNDが印加される。このため、i行目のセルIM[i,1]乃至セルIM[i,n]のそれぞれに含まれている容量C5による容量結合によってノードNN[i,1]乃至ノードNN[i,n]の電位が変化し、セルIMref[i]に含まれている容量C5による容量結合によってノードNNref[i]の電位が変化する。
[0327]
ノードNN[i,1]乃至ノードNN[i,n]の電位の変化量は、配線XCL[i]の電位の変化量に、セルアレイCA2に含まれているそれぞれのセルIM[i,1]乃至セルIM[i,n]の構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量C5の容量、トランジスタF2のゲート容量、寄生容量等によって算出される。セルIM[i,1]乃至セルIM[i,n]のそれぞれにおいて、容量C5による容量結合係数をpとしたとき、セルIM[i,j]のノードNN[i,j]の電位は、時刻T14から時刻T15までの期間における電位から、p(V gm[i]−GND)低下する。
[0328]
同様に、配線XCL[i]の電位が変化することによって、セルIMref[i]に含まれている容量C5mによる容量結合によって、ノードNNref[i]の電位も変化する。容量C5mによる容量結合係数を、容量C5と同様にpとしたとき、セルIMref[i]のノードNNref[i]の電位は、時刻T14から時刻T15までの期間における電位から、p(V gm[i]−GND)低下する。
[0329]
これによって、セルIM[i,j]のノードNN[i,j]の電位が低下するため、トランジスタF2はオフ状態となり、同様に、セルIMref[i]のノードNNref[i]の電位が低下するため、トランジスタF2mもオフ状態となる。そのため、時刻T15から時刻T16までの間において、I F2[i,j]、I F2m[i]のそれぞれは0となる。
[0330]
<<時刻T16から時刻T17まで>>
時刻T16から時刻T17までの間において、配線WSL[i+1]に高レベル電位が印加される。これにより、セルアレイCA2のi+1行目のセルIM[i+1,1]乃至セルIM[i+1,n]に含まれているトランジスタF1のゲートと、セルIMref[i+1]に含まれているトランジスタF1mのゲートと、に高レベル電位が印加されて、それぞれのトランジスタF1とトランジスタF1mとがオン状態となる。また、時刻T16から時刻T17までの間において、配線WSL[i+1]を除く配線WSL[1]乃至配線WSL[m]には低レベル電位が印加されており、セルアレイCA2のi+1行目以外のセルIM[1,1]乃至セルIM[m,n]に含まれているトランジスタF1と、i+1行目以外のセルIMref[1]乃至セルIMref[m]に含まれているトランジスタF1mは、オフ状態になっているものとする。
[0331]
更に、配線XCL[1]乃至配線XCL[m]には低レベル電位が印加される。
[0332]
<<時刻T17から時刻T18まで>>
時刻T17から時刻T18までの間において、回路WCSから、トランジスタF3[j]を介してセルアレイCA2に電流量としてI [i+1,j]の電流が流れる。このとき、セルアレイCA2のi+1行目のセルIM[i+1,j]に含まれているトランジスタF1の第1端子と配線WCL[j]との間が導通状態となっており、かつセルアレイCA2のi+1行目以外のセルIM[1,j]乃至セルIM[m,j]に含まれているトランジスタF1の第1端子と配線WCL[j]との間が非導通状態となっているため、配線WCL[j]からセルIM[i+1,j]に電流量I [i+1,j]の電流が流れる。
[0333]
ところで、セルIM[i+1,j]に含まれているトランジスタF1がオン状態になることによって、セルIM[i+1,j]に含まれているトランジスタF2はダイオード接続の構成となる。そのため、配線WCL[j]からセルIM[i+1,j]に電流が流れるとき、トランジスタF2のゲートと、トランジスタF2の第2端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線WCL[j]からセルIM[i+1,j]に流れる電流量とトランジスタF2の第1端子の電位(ここではGND)等によって定められる。本動作例では、配線WCL[j]からセルIM[i+1,j]に電流量I [i+1,j]の電流が流れることによって、トランジスタF2のゲート(ノードNN[i+1,j])の電位は、V [i+1,j]になるものとする。つまり、トランジスタF2において、ゲート−ソース間電圧がV [i+1,j]−GNDとなり、トランジスタF2の第1端子−第2端子間には、電流量I [i+1,j]の電流が流れる。
[0334]
ここで、トランジスタF2のしきい値電圧をV th[i+1,j]としたとき、トランジスタF2がサブスレッショルド領域で動作する場合の電流量I [i+1,j]は次の式の通りに記述できる。なお、補正係数は、セルIM[i,j]に含まれているトランジスタF2、セルIMref[i]に含まれているトランジスタF2mと同様のKとしている。
[0335]
[数31]


[0336]
また、時刻T17から時刻T18までの間において、回路XCSから、配線XCL[i+1]に電流量としてI ref0の電流が流れる。このとき、セルIMref[i+1]に含まれているトランジスタF1mの第1端子と配線XCL[i+1]との間が導通状態となるため、配線XCL[i+1]からセルIMref[i+1]に電流量I ref0の電流が流れる。
[0337]
セルIM[i+1,j]と同様に、セルIMref[i+1]に含まれているトランジスタF1mがオン状態になることによって、セルIMref[i+1,j]に含まれているトランジスタF2mはダイオード接続の構成となる。そのため、配線XCL[i+1]からセルIMref[i+1]に電流が流れるとき、トランジスタF2mのゲートと、トランジスタF2mの第2端子と、のそれぞれの電位はほぼ等しくなる。当該電位は、配線XCL[i+1]からセルIMref[i+1]に流れる電流量とトランジスタF2mの第1端子の電位にこではGND)等によって定められる。本動作例では、配線XCL[i+1]からセルIMref[i+1]に電流量I ref0の電流が流れることによって、トランジスタF2のゲート(ノードNNref[i+1])はV gm[i+1]になるものとし、また、このときの配線XCL[i+1]の電位もV gm[i+1]とする。つまり、トランジスタF2mにおいて、ゲート−ソース間電圧がV gm[i+1]−GNDとなり、トランジスタF2mの第1端子−第2端子間には、電流量I ref0の電流が流れる。
[0338]
ここで、トランジスタF2mのしきい値電圧をV thm[i+1,j]としたとき、トランジスタF2mがサブスレッショルド領域で動作する場合の電流量I ref0は次の式の通りに記述できる。なお、補正係数Kは、セルIM[i+1,j]に含まれているトランジスタF2と同一とする。
[0339]
[数32]


[0340]
ここで、第1データである重み係数w[i+1,j]を次の通りに定義する。
[0341]
[数33]


[0342]
したがって、式(F5)は、次の式に書き換えることができる。
[0343]
[数34]


[0344]
<<時刻T18から時刻T19まで>>
時刻T18から時刻T19までの間において、配線WSL[i+1]に低レベル電位が印加される。これにより、セルアレイCA2のi行目のセルIM[i+1,1]乃至セルIM[i+1,n]に含まれているトランジスタF1のゲートと、セルIMref[i+1]に含まれているトランジスタF1mのゲートと、に低レベル電位が印加されて、それぞれのトランジスタF1とトランジスタF1mとがオフ状態となる。
[0345]
セルIM[i+1,j]に含まれているトランジスタF1がオフ状態になることによって、容量C5には、トランジスタF2のゲート(ノードNN[i+1,j])の電位と、配線XCL[i+1]の電位と、の差であるV [i+1,j]−V gm[i+1]が保持される。また、セルIMref[i+1]に含まれているトランジスタF1がオフ状態になることによって、容量C5mには、トランジスタF2mのゲート(ノードNNref[i+1])の電位と、配線XCL[i+1]の電位と、の差である0が保持される。なお、C5mが保持する電位は、時刻T18から時刻T19の動作においてF1mやF2mのトランジスタ特性等に応じて0ではない電位(ここでは、Δとする。)となる場合もある。しかし、ノードNNref[i]の電位は、配線XCL[i]の電位にΔを加えた電位になると考えることで、以下の議論が成り立つ。
[0346]
<<時刻T19から時刻T20まで>>
時刻T19から時刻T20までの間において、配線XCL[i+1]にGNDが印加される。このため、i+1行目のセルIM[i+1,1]乃至セルIM[i+1,n]のそれぞれに含まれている容量C5による容量結合によってノードNN[i,1]乃至ノードNN[i+1,n]の電位が変化し、セルIMref[i+1]に含まれている容量C5による容量結合によってノードNNref[i+1]の電位が変化する。
[0347]
ノードNN[i+1,1]乃至ノードNN[i+1,n]の電位の変化量は、配線XCL[i+1]の電位の変化量に、セルアレイCA2に含まれているそれぞれのセルIM[i+1,1]乃至セルIM[i+1,n]の構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量C5の容量、トランジスタF2のゲート容量、寄生容量等によって算出される。セルIM[i+1,1]乃至セルIM[i+1,n]のそれぞれにおいて、容量C5による容量結合係数を、セルIM[i,1]乃至セルIM[i,n]のそれぞれにおける容量C5による容量結合係数と同様の、pとしたとき、セルIM[i+1,j]のノードNN[i+1,j]の電位は、時刻T18から時刻T19までの間の時点おける電位から、p(V gm[i+1]−GND)低下する。
[0348]
同様に、配線XCL[i+1]の電位が変化することによって、セルIMref[i+1]に含まれている容量C5mによる容量結合によって、ノードNNref[i+1]の電位も変化する。容量C5mによる容量結合係数を、容量C5と同様にpとしたとき、セルIMref[i+1]のノードNNref[i+1]の電位は、時刻T18から時刻T19までの間の時点おける電位から、p(V gm[i+1]−GND)低下する。
[0349]
これによって、セルIM[i+1,j]のノードNN[i+1,j]の電位が低下するため、トランジスタF2はオフ状態となり、同様に、セルIMref[i+1]のノードNNref[i]の電位が低下するため、トランジスタF2mもオフ状態となる。そのため、時刻T19から時刻T20までの間において、I F2[i+1,j]、I F2m[i+1]のそれぞれは0となる。
[0350]
<<時刻T20から時刻T21まで>>
時刻T20から時刻T21までの間において、配線SWL1に低レベル電位が印加されている。これにより、トランジスタF3[1]乃至トランジスタF3[n]のそれぞれのゲートに低レベル電位が印加されて、トランジスタF3[1]乃至トランジスタF3[n]のそれぞれがオフ状態となる。
[0351]
<<時刻T21から時刻T22まで>>
時刻T21から時刻T22までの間において、配線SWL2に高レベル電位が印加されている。これにより、トランジスタF4[1]乃至トランジスタF4[n]のそれぞれのゲートに高レベル電位が印加されて、トランジスタF4[1]乃至トランジスタF4[n]のそれぞれがオフ状態となる。
[0352]
<<時刻T22から時刻T23まで>>
時刻T22から時刻T23までの間において、回路XCSから、配線XCL[i]に電流量としてI ref0のx[i]倍であるx[i]I ref0の電流が流れる。なお、本動作例では、xは、第2データであるニューロンの信号の値に相当する。このとき、配線XCL[i]の電位は、0からV gm[i]+ΔV[i]に変化するものとする。
[0353]
配線XCL[i]の電位が変化することによって、セルアレイCA2のi行目のセルIM[i,1]乃至セルIM[i,n]のそれぞれに含まれている容量C5による容量結合によって、ノードNN[i,1]乃至ノードNN[i,n]の電位も変化する。そのため、セルIM[i,j]のノードNN[i,j]の電位は、V [i,j]+pΔV[i]となる。
[0354]
同様に、配線XCL[i]の電位が変化することによって、セルIMref[i]に含まれている容量C5mによる容量結合によって、ノードNNref[i]の電位も変化する。そのため、セルIMref[i]のノードNNref[i]の電位は、V gm[i]+pΔV[i]となる。
[0355]
これによって、時刻T22から時刻T23までの間において、トランジスタF2の第1端子−第2端子間に流れる電流I [i,j]、トランジスタF2mの第1端子−第2端子間に流れる電流I ref1[i,j]は、次の通りに記述できる。
[0356]
[数35]


[0357]
[数36]


[0358]
式(F9)、式(F10)より、x[i]は次の式で表すことができる。
[0359]
[数37]


[0360]
そのため、式(F9)は、次の式に書き換えることができる。
[0361]
[数38]


[0362]
つまり、セルIM[i,j]に含まれているトランジスタF2の第1端子−第2端子間に流れる電流は、第1データである重み係数w[i,j]と、第2データであるニューロンの信号の値x[i]と、の積に比例する。
[0363]
また、時刻T22から時刻T23までの間において、回路XCSから、配線XCL[i+1]に電流量としてI ref0のx[i+1]倍であるx[i+1]I ref0の電流が流れる。なお、本動作例では、xは、第2データであるニューロンの信号の値に相当する。このとき、配線XCL[i+1]の電位は、0からV gm[i+1]+ΔV[i+1]に変化するものとする。
[0364]
配線XCL[i+1]の電位が変化することによって、セルアレイCA2のi+1行目のセルIM[i+1,1]乃至セルIM[i+1,n]のそれぞれに含まれている容量C5による容量結合によって、ノードNN[i+1,1]乃至ノードNN[i+1,n]の電位も変化する。そのため、セルIM[i+1,j]のノードNN[i+1,j]の電位は、V [i+1,j]+pΔV[i+1]となる。
[0365]
同様に、配線XCL[i+1]の電位が変化することによって、セルIMref[i+1]に含まれている容量C5mによる容量結合によって、ノードNNref[i+1]の電位も変化する。そのため、セルIMref[i+1]のノードNNref[i+1]の電位は、V gm[i+1]+pΔV[i+1]となる。
[0366]
これによって、時刻T22から時刻T23までの間において、トランジスタF2の第1端子−第2端子間に流れる電流I [i+1,j]、トランジスタF2mの第1端子−第2端子間に流れる電流I ref1[i+1,j]は、次の通りに記述できる。
[0367]
[数39]


[0368]
[数40]


[0369]
式(F13)、式(F14)より、x[i+1]は次の式で表すことができる。
[0370]
[数41]


[0371]
そのため、式(F13)は、次の式に書き換えることができる。
[0372]
[数42]


[0373]
つまり、セルIM[i+1,j]に含まれているトランジスタF2の第1端子−第2端子間に流れる電流は、第1データである重み係数w[i+1,j]と、第2データであるニューロンの信号の値x[i+1]と、の積に比例する。
[0374]
ここで、変換回路ITRZ[j]から、トランジスタF4[j]と配線WCL[j]とを介して、セルIM[i,j]及びセルIM[i+1,j]に流れる電流の総和を考える。当該電流の総和をI [j]とすると、I [j]は、式(F12)と式(F16)より、次の式で表すことができる。
[0375]
[数43]


[0376]
したがって、変換回路ITRZ[j]から出力される電流は、第1データである重み係数w[i,j]及びw[i+1,j]と、第2データであるニューロンの信号の値x[i]及びx[i+1]と、の積和に比例した電流となる。
[0377]
なお、上述の動作例では、セルIM[i,j]、及びセルIM[i+1,j]に流れる電流の総和について扱ったが、複数のセルとして、セルIM[1,j]乃至セルIM[m,j]のそれぞれに流れる電流の総和についても扱ってもよい。この場合、式(F17)は、次の式に書き直すことができる。
[0378]
[数44]


[0379]
このため、3行以上且つ2列以上のセルアレイCA2を有する演算回路MAC2の場合でも、上記の通り、積和演算を行うことができる。この場合の積和演算回路は、複数列のうち1列を、電流量としてI ref0、及びxI ref0を保持するセルとすることで、複数列のうち残りの列の数だけ積和演算処理を同時に実行することができる。つまり、メモリセルアレイの列の数を増やすことで、高速な積和演算処理を実現する半導体装置を提供することができる。
[0380]
本実施の形態で述べた積和演算回路を、上述した隠れ層として適用する場合、重み係数w s[k]s[k−1] (k)を第1データとして、第1データに応じた電流量を同じ列の各セルIMに順次記憶させて、第(k−1)層の第s[k−1]ニューロンからの出力信号z s[k−1] (k−1)を第2データとして、第2データに応じた電流を回路XCSから各行の配線XCLに対して流すことで、回路ITRZから出力される電流I から第1データと第2データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第k層の第s[k]ニューロンの出力信号z s[k] (k)とすることができる。
[0381]
また、本実施の形態で述べた積和演算回路を、上述した出力層として適用する場合、重み係数w s[L]s[L−1] (L)を第1データとして、第1データに応じた電流量を同じ列の各セルIMに順次記憶させて、第(L−1)層の第s[L−1]ニューロンからの出力信号z s[L−1] (L−1)を第2データとして、第2データに応じた電流を回路XCSから各行の配線XCLに対して流すことで、回路ITRZから出力される電流I から、第1データと第2データとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第L層の第s[L]ニューロンの出力信号z s[L] (L)とすることができる。
[0382]
なお、本実施の形態で述べた入力層は、入力信号を第2層に出力するバッファ回路として機能してもよい。
[0383]
また、本実施の形態では、演算回路MAC1及び演算回路MAC2に含まれているトランジスタをOSトランジスタ、又はSiトランジスタとした場合について説明したが、本発明の一態様は、これに限定されない。演算回路MAC1及び演算回路MAC2に含まれているトランジスタは、例えば、Ge、ZnSe、CdS、GaAs、InP、GaN、SiGe等の化合物半導体を活性層としたトランジスタ、カーボンナノチューブを活性層としたトランジスタ、有機半導体を活性層としたトランジスタ等を用いることができる。
[0384]
本実施の形態に示した構成例は、互いに適宜組み合わせることができる。また、本実施の形態は、本明細書で示す他の実施の形態等と適宜組み合わせることができる。
[0385]
(実施の形態4)
本実施の形態では、本発明の一態様の検査装置が有する、主記憶装置及び補助記憶装置等の記憶装置の構成例について説明する。
[0386]
本発明の一態様の検査装置が有する記憶装置は、OSトランジスタ、及び容量素子を有する構成とすることができる。OSトランジスタのオフ電流は極めて小さいため、OSメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。
[0387]
<記憶装置の構成例>
図17AにOSメモリの構成の一例を示す。記憶装置1400は、周辺回路1411、及びメモリセルアレイ1470を有する。周辺回路1411は、行回路1420、列回路1430、出力回路1440、及びコントロールロジック回路1460を有する。
[0388]
列回路1430は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ1470が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路1440を介して、データ信号RDATAとして記憶装置1400の外部に出力される。また、行回路1420は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
[0389]
記憶装置1400には、外部から電源電圧として低電源電圧(VSS)、周辺回路1411用の高電源電圧(VDD)、メモリセルアレイ1470用の高電源電圧(VIL)が供給される。また、記憶装置1400には、制御信号(CE、WE、RE)、アドレス信号ADDR、データ信号WDATAが外部から入力される。アドレス信号ADDRは、行デコーダ及び列デコーダに入力され、WDATAは書き込み回路に入力される。
[0390]
コントロールロジック回路1460は、外部からの入力信号(CE、WE、RE)を処理して、行デコーダ、列デコーダの制御信号を生成する。CEは、チップイネーブル信号であり、WEは、書き込みイネーブル信号であり、REは、読み出しイネーブル信号である。コントロールロジック回路1460が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
[0391]
メモリセルアレイ1470は、行列状に配置された、複数個のメモリセルMCと、複数の配線を有する。なお、メモリセルアレイ1470と行回路1420とを接続している配線の数は、メモリセルMCの構成、一列に有するメモリセルMCの数等によって決まる。また、メモリセルアレイ1470と列回路1430とを接続している配線の数は、メモリセルMCの構成、一行に有するメモリセルMCの数等によって決まる。
[0392]
なお、図17Aにおいて、周辺回路1411とメモリセルアレイ1470を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図17Bに示すように、周辺回路1411の一部の上に、メモリセルアレイ1470が重なるように設けられてもよい。例えば、メモリセルアレイ1470の下に重なるように、センスアンプを設ける構成にしてもよい。
[0393]
図18に上述のメモリセルMCに適用できるメモリセルの構成例について説明する。
[0394]
<<DOSRAM>>
図18A乃至図18Cに、DRAMのメモリセルの回路構成例を示す。本明細書等において、1OSトランジスタ1容量素子型のメモリセルを用いたDRAMを、DOSRAMと呼ぶ場合がある。図18Aに示す、メモリセル1471は、トランジスタM1と、容量素子CAと、を有する。なお、トランジスタM1は、ゲート(トップゲートと呼ぶ場合がある。)、及びバックゲートを有する。
[0395]
トランジスタM1の第1端子は、容量素子CAの第1端子と接続され、トランジスタM1の第2端子は、配線BILと接続され、トランジスタM1のゲートは、配線WOLと接続され、トランジスタM1のバックゲートは、配線BGLと接続されている。容量素子CAの第2端子は、配線CALと接続されている。
[0396]
配線BILは、ビット線として機能し、配線WOLは、ワード線として機能する。配線CALは、容量素子CAの第2端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線CALには、低レベル電位を印加するのが好ましい。配線BGLは、トランジスタM1のバックゲートに電位を印加するための配線として機能する。配線BGLに任意の電位を印加することによって、トランジスタM1のしきい値電圧を増減することができる。
[0397]
また、メモリセルMCは、メモリセル1471に限定されず、回路構成の変更を行うことができる。例えば、メモリセルMCは、図18Bに示すメモリセル1472のように、トランジスタM1のバックゲートが、配線BGLでなく、配線WOLと接続される構成にしてもよい。また、例えば、メモリセルMCは、図18Cに示すメモリセル1473のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタM1で構成されたメモリセルとしてもよい。
[0398]
上記実施の形態に示す半導体装置をメモリセル1471等に用いる場合、トランジスタM1として、以降の実施の形態に示すトランジスタを用いることができる。トランジスタM1としてOSトランジスタを用いることによって、トランジスタM1のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタM1によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル1471、メモリセル1472、メモリセル1473に多値データ、又はアナログデータを保持することができる。
[0399]
また、DOSRAMにおいて、上記のように、メモリセルアレイ1470の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
[0400]
<<NOSRAM>>
図18D乃至図18Gに、2トランジスタ1容量素子のゲインセル型のメモリセルの回路構成例を示す。図18Dに示す、メモリセル1474は、トランジスタM2と、トランジスタM3と、容量素子CBと、を有する。なお、トランジスタM2は、トップゲート(単にゲートと呼ぶ場合がある。)、及びバックゲートを有する。本明細書等において、トランジスタM2にOSトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、NOSRAMと呼ぶ場合がある。
[0401]
トランジスタM2の第1端子は、容量素子CBの第1端子と接続され、トランジスタM2の第2端子は、配線WBLと接続され、トランジスタM2のゲートは、配線WOLと接続され、トランジスタM2のバックゲートは、配線BGLと接続されている。容量素子CBの第2端子は、配線CALと接続されている。トランジスタM3の第1端子は、配線RBLと接続され、トランジスタM3の第2端子は、配線SLと接続され、トランジスタM3のゲートは、容量素子CBの第1端子と接続されている。
[0402]
配線WBLは、書き込みビット線として機能し、配線RBLは、読み出しビット線として機能し、配線WOLは、ワード線として機能する。配線CALは、容量素子CBの第2端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線CALには、低レベル電位を印加するのが好ましい。配線BGLは、トランジスタM2のバックゲートに電位を印加するための配線として機能する。配線BGLに任意の電位を印加することによって、トランジスタM2のしきい値電圧を増減することができる。
[0403]
また、メモリセルMCは、メモリセル1474に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルMCは、図18Eに示すメモリセル1475のように、トランジスタM2のバックゲートが、配線BGLでなく、配線WOLと接続される構成にしてもよい。また、例えば、メモリセルMCは、図18Fに示すメモリセル1476のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタM2で構成されたメモリセルとしてもよい。また、例えば、メモリセルMCは、図18Gに示すメモリセル1477のように、配線WBLと配線RBLを一本の配線BILとしてまとめた構成であってもよい。
[0404]
上記実施の形態に示す半導体装置をメモリセル1474等に用いる場合、トランジスタM2として以降の実施の形態に示すトランジスタを用いることができる。トランジスタM2としてOSトランジスタを用いることによって、トランジスタM2のリーク電流を非常に低くすることができる。これにより、書き込んだデータをトランジスタM2によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル1474に多値データ、又はアナログデータを保持することができる。メモリセル1475乃至1477も同様である。
[0405]
なお、トランジスタM3は、チャネル形成領域にシリコンを有するトランジスタ(以下、Siトランジスタと呼ぶ場合がある)であってもよい。Siトランジスタの導電型は、nチャネル型としてもよいし、pチャネル型としてもよい。Siトランジスタは、OSトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタM3として、Siトランジスタを用いてもよい。また、トランジスタM3にSiトランジスタを用いることで、トランジスタM3の上に積層してトランジスタM2を設けることができるため、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
[0406]
また、トランジスタM3はOSトランジスタであってもよい。トランジスタM2及びトランジスタM3にOSトランジスタを用いた場合、メモリセルアレイ1470をn型トランジスタのみを用いて回路を構成することができる。
[0407]
また、図18Hに3トランジスタ1容量素子のゲインセル型のメモリセルの一例を示す。図18Hに示すメモリセル1478は、トランジスタM4乃至トランジスタM6、及び容量素子CCを有する。容量素子CCは適宜設けられる。メモリセル1478は、配線BIL、配線RWL、配線WWL、配線BGL、及び配線GNDLに電気的に接続されている。配線GNDLは低レベル電位を与える配線である。なお、メモリセル1478を、配線BILに代えて、配線RBL、配線WBLに電気的に接続してもよい。
[0408]
トランジスタM4は、バックゲートを有するOSトランジスタであり、バックゲートは配線BGLに電気的に接続されている。なお、トランジスタM4のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタM4はバックゲートを有さなくてもよい。
[0409]
なお、トランジスタM5、トランジスタM6はそれぞれ、nチャネル型Siトランジスタ又はpチャネル型Siトランジスタでもよい。或いは、トランジスタM4乃至トランジスタM6がOSトランジスタでもよい、この場合、メモリセルアレイ1470をn型トランジスタのみを用いて回路を構成することができる。
[0410]
上記実施の形態に示す半導体装置をメモリセル1478に用いる場合、トランジスタM4として以降の実施の形態に示すトランジスタを用いることができる。トランジスタM4としてOSトランジスタを用いることによって、トランジスタM4のリーク電流を非常に低くすることができる。
[0411]
なお、本実施の形態に示す、周辺回路1411、メモリセルアレイ1470等の構成は、上記に限定されるものではない。これらの回路、及び当該回路に接続される配線、回路素子等の、配置又は機能は、必要に応じて、変更、削除、又は追加してもよい。
[0412]
本実施の形態に示した構成例は、互いに適宜組み合わせることができる。また、本実施の形態は、本明細書で示す他の実施の形態等と適宜組み合わせることができる。
[0413]
(実施の形態5)
本実施の形態では、上記実施の形態で説明した演算回路の構成例、及び当該演算回路に適用可能なトランジスタの構成例について説明する。
[0414]
<半導体装置の構成例>
図19に示す半導体装置は、トランジスタ300と、トランジスタ500と、容量素子600と、を有している。図21Aはトランジスタ500のチャネル長方向の断面図であり、図21Bはトランジスタ500のチャネル幅方向の断面図であり、図21Cはトランジスタ300のチャネル幅方向の断面図である。
[0415]
トランジスタ500は、チャネル形成領域に金属酸化物を有するトランジスタ(OSトランジスタ)である。トランジスタ500は、オフ電流が小さいため、これを半導体装置、例えば、演算回路MAC1等に含まれるメモリセルアレイCAのトランジスタTr11等に用いることにより、長期にわたり書き込んだデータを保持することが可能である。つまり、リフレッシュ動作の頻度が少ない、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。
[0416]
本実施の形態で説明する半導体装置は、図19に示すようにトランジスタ300、トランジスタ500、容量素子600を有する。トランジスタ500はトランジスタ300の上方に設けられ、容量素子600はトランジスタ300、及びトランジスタ500の上方に設けられている。なお、容量素子600は、上記実施の形態で説明した演算回路MAC1等に含まれるメモリセルアレイCAの容量C1、回路OFSTの容量C2等とすることができる。
[0417]
トランジスタ300は、基板311上に設けられる。トランジスタ300は、導電体316及び絶縁体315を有する。また、トランジスタ300は、基板311の一部からなる半導体領域313、ソース領域又はドレイン領域として機能する低抵抗領域314a、及び低抵抗領域314bを有する。なお、トランジスタ300は、例えば、上記実施の形態で説明した演算回路MAC1等に含まれるメモリセルアレイCAのトランジスタTr12等に適用することができる。
[0418]
また、基板311としては、半導体基板(例えば単結晶基板又はシリコン基板)を用いるのが好ましい。
[0419]
トランジスタ300は、図21Cに示すように、半導体領域313の上面及びチャネル幅方向の側面が絶縁体315を介して導電体316に覆われている。このように、トランジスタ300をFin型とすることにより、実効上のチャネル幅が増大することによりトランジスタ300のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ300のオフ特性を向上させることができる。
[0420]
なお、トランジスタ300は、pチャネル型、あるいはnチャネル型のいずれでもよい。
[0421]
半導体領域313のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域314a、及び低抵抗領域314b等において、シリコン系半導体等の半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ge(ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAs(ガリウムヒ素)、GaAlAs(ガリウムアルミニウムヒ素)等を有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はGaAsとGaAlAs等を用いることで、トランジスタ300をHEMT(High Electron Mobility Transistor)としてもよい。
[0422]
低抵抗領域314a、及び低抵抗領域314bは、半導体領域313に適用される半導体材料に加え、ヒ素、リン等のn型の導電性を付与する元素、又はホウ素等のp型の導電性を付与する元素を含む。
[0423]
ゲート電極として機能する導電体316は、ヒ素、リン等のn型の導電性を付与する元素、もしくはホウ素等のp型の導電性を付与する元素を含むシリコン等の半導体材料を用いることができる。また、金属材料、合金材料、又は金属酸化物材料等の導電性材料を用いることができる。
[0424]
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタル等の材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウム等の金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
[0425]
図19に示すトランジスタ300の構成は一例であり、その構造に限定されず、回路構成や動作方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をOSトランジスタのみの単極性回路とする場合、図20に示すとおり、トランジスタ300の構成を、酸化物半導体を用いているトランジスタ500と同様の構成にすればよい。なお、トランジスタ500の詳細については後述する。
[0426]
トランジスタ300を覆って、絶縁体320、絶縁体322、絶縁体324、及び絶縁体326が順に積層して設けられている。
[0427]
絶縁体320、絶縁体322、絶縁体324、及び絶縁体326として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム等を用いればよい。
[0428]
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を指す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を指す。
[0429]
絶縁体322は、その下方に設けられるトランジスタ300等によって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体322の上面は、平坦性を高めるために化学機械研磨(CMP)法等を用いた平坦化処理により平坦化されていてもよい。
[0430]
また、絶縁体324には、基板311、又はトランジスタ300等から、トランジスタ500が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
[0431]
水素に対するバリア性を有する膜の一例として、例えば、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ500等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ500と、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
[0432]
水素の脱離量は、例えば、昇温脱離ガス分析法(TDS)等を用いて分析することができる。例えば、絶縁体324の水素の脱離量は、TDS分析において、膜の表面温度が50℃から500℃の範囲において、水素原子に換算した脱離量が、絶縁体324の面積当たりに換算して、10×10 15atoms/cm 以下、好ましくは5×10 15atoms/cm 以下であればよい。
[0433]
なお、絶縁体326は、絶縁体324よりも比誘電率が低いことが好ましい。例えば、絶縁体326の比誘電率は4未満が好ましく、3未満がより好ましい。また例えば、絶縁体326の比誘電率は、絶縁体324の比誘電率の0.7倍以下が好ましく、0.6倍以下がより好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
[0434]
また、絶縁体320、絶縁体322、絶縁体324、及び絶縁体326には容量素子600、又はトランジスタ500と接続する導電体328、及び導電体330等が埋め込まれている。なお、導電体328、及び導電体330は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
[0435]
各プラグ、及び配線(導電体328、導電体330等)の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料等の導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデン等の高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅等の低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
[0436]
絶縁体326上、及び導電体330上に、配線層を設けてもよい。例えば、図19において、絶縁体350、絶縁体352、及び絶縁体354が順に積層して設けられている。また、絶縁体350、絶縁体352、及び絶縁体354には、導電体356が埋め込まれている。導電体356は、トランジスタ300と接続するプラグ、又は配線としての機能を有する。なお導電体356は、導電体328、及び導電体330と同様の材料を用いて設けることができる。
[0437]
なお、例えば、絶縁体350は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体356は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体350が有する開口部に、水素に対するバリア性を有する導電体が形成される構成とすることが好ましい。当該構成により、トランジスタ300とトランジスタ500とは、バリア層により分離することができ、トランジスタ300からトランジスタ500への水素の拡散を抑制することができる。
[0438]
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと、導電性が高いタングステンとを積層することで、配線としての導電性を保持したまま、トランジスタ300からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体350と接する構造であることが好ましい。
[0439]
絶縁体354上、及び導電体356上に、配線層を設けてもよい。例えば、図19において、絶縁体360、絶縁体362、及び絶縁体364が順に積層して設けられている。また、絶縁体360、絶縁体362、及び絶縁体364には、導電体366が埋め込まれている。導電体366は、プラグ又は配線としての機能を有する。なお導電体366は、導電体328、及び導電体330と同様の材料を用いて設けることができる。
[0440]
なお、例えば、絶縁体360は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体366は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体360が有する開口部に、水素に対するバリア性を有する導電体が形成される構成とすることが好ましい。当該構成により、トランジスタ300とトランジスタ500とは、バリア層により分離することができ、トランジスタ300からトランジスタ500への水素の拡散を抑制することができる。
[0441]
絶縁体364上、及び導電体366上に、配線層を設けてもよい。例えば、図19において、絶縁体370、絶縁体372、及び絶縁体374が順に積層して設けられている。また、絶縁体370、絶縁体372、及び絶縁体374には、導電体376が埋め込まれている。導電体376は、プラグ又は配線としての機能を有する。なお導電体376は、導電体328、及び導電体330と同様の材料を用いて設けることができる。
[0442]
なお、例えば、絶縁体370は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体376は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体370が有する開口部に、水素に対するバリア性を有する導電体が形成される構成とすることが好ましい。当該構成により、トランジスタ300とトランジスタ500とは、バリア層により分離することができ、トランジスタ300からトランジスタ500への水素の拡散を抑制することができる。
[0443]
絶縁体374上、及び導電体376上に、配線層を設けてもよい。例えば、図19において、絶縁体380、絶縁体382、及び絶縁体384が順に積層して設けられている。また、絶縁体380、絶縁体382、及び絶縁体384には、導電体386が埋め込まれている。導電体386は、プラグ又は配線としての機能を有する。なお導電体386は、導電体328、及び導電体330と同様の材料を用いて設けることができる。
[0444]
なお、例えば、絶縁体380は、絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体386は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体380が有する開口部に、水素に対するバリア性を有する導電体が形成される構成とすることが好ましい。当該構成により、トランジスタ300とトランジスタ500とは、バリア層により分離することができ、トランジスタ300からトランジスタ500への水素の拡散を抑制することができる。
[0445]
導電体366、導電体376、および導電体386は、導電体356と同様の構成とすることができる。
[0446]
上記において、本発明の一態様の半導体装置が導電体356を含む配線層と、導電体366を含む配線層と、導電体376を含む配線層と、導電体386を含む配線層を有するとしたが、本発明の一態様の半導体装置はこれに限らない。導電体356を含む配線層と同様の配線層を3層以下にしてもよいし、導電体356を含む配線層と同様の配線層を5層以上にしてもよい。
[0447]
絶縁体384上には絶縁体510、絶縁体512、絶縁体514、及び絶縁体516が、順に積層して設けられている。絶縁体510、絶縁体512、絶縁体514、及び絶縁体516のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
[0448]
例えば、絶縁体510、及び絶縁体514には、基板311、又はトランジスタ300を設ける領域等から、トランジスタ500を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜用いることが好ましい。したがって、絶縁体324と同様の材料を用いることができる。
[0449]
水素に対するバリア性を有する膜の一例として、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ500等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ500と、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
[0450]
また、水素に対するバリア性を有する膜として、例えば、絶縁体510、及び絶縁体514には、酸化アルミニウム、酸化ハフニウム、酸化タンタル等の金属酸化物を用いることが好ましい。
[0451]
特に、酸化アルミニウムは、酸素と、トランジスタの電気特性の変動要因となる水素、水分等の不純物と、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分等の不純物のトランジスタ500への混入を防止することができる。また、トランジスタ500を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ500に対する保護膜として用いることに適している。
[0452]
また、例えば、絶縁体512、及び絶縁体516には、絶縁体320と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体512、及び絶縁体516として、酸化シリコン膜や酸化窒化シリコン膜等を用いることができる。
[0453]
また、絶縁体510、絶縁体512、絶縁体514、及び絶縁体516には、導電体518、及びトランジスタ500を構成する導電体(例えば、導電体503)等が埋め込まれている。なお、導電体518は、容量素子600、又はトランジスタ300と接続するプラグ、又は配線としての機能を有する。導電体518は、導電体328、及び導電体330と同様の材料を用いて設けることができる。
[0454]
特に、絶縁体510、及び絶縁体514と接する領域の導電体518は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ300とトランジスタ500とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ300からトランジスタ500への水素の拡散を抑制することができる。
[0455]
絶縁体516の上方には、トランジスタ500が設けられている。
[0456]
図21A及び図21Bに示すように、トランジスタ500は、絶縁体514及び絶縁体516に埋め込まれるように配置された導電体503と、絶縁体516及び導電体503の上に配置された絶縁体520と、絶縁体520の上に配置された絶縁体522と、絶縁体522の上に配置された絶縁体524と、絶縁体524の上に配置された酸化物530aと、酸化物530aの上に配置された酸化物530bと、酸化物530b上に互いに離れて配置された導電体542a及び導電体542bと、導電体542a及び導電体542b上に配置され、導電体542aと導電体542bの間に重畳して開口が形成された絶縁体580と、開口の底面及び側面と接する領域を有するように配置された酸化物530cと、酸化物530cの形成面に配置された絶縁体550と、絶縁体550の形成面に配置された導電体560と、を有する。
[0457]
また、図21A及び図21Bに示すように、酸化物530a、酸化物530b、導電体542a、及び導電体542bと、絶縁体580との間に絶縁体544が配置されることが好ましい。また、図21A及び図21Bに示すように、導電体560は、絶縁体550の内側に設けられた導電体560aと、導電体560aの内側に埋め込まれるように設けられた導電体560bと、を有することが好ましい。また、図21A及び図21Bに示すように、絶縁体580、導電体560、及び絶縁体550の上に絶縁体574が配置されることが好ましい。
[0458]
なお、以下において、酸化物530a、酸化物530b、及び酸化物530cをまとめて酸化物530という場合がある。
[0459]
なお、トランジスタ500では、チャネルが形成される領域と、その近傍において、酸化物530a、酸化物530b、及び酸化物530cの3層を積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、酸化物530bの単層、酸化物530bと酸化物530aの2層構造、酸化物530bと酸化物530cの2層構造、又は4層以上の積層構造を設ける構成にしてもよい。また、トランジスタ500では、導電体560を2層の積層構造として示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体560が、単層構造であってもよいし、3層以上の積層構造であってもよい。また、図19、図20、図21A及び図21Bに示すトランジスタ500の構成は一例であり、その構造に限定されず、回路構成や動作方法に応じて適切なトランジスタを用いればよい。
[0460]
ここで、導電体560は、トランジスタのゲート電極として機能し、導電体542a及び導電体542bは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体560は、絶縁体580の開口、及び導電体542aと導電体542bに挟まれた領域に埋め込まれるように形成される。導電体560、導電体542a及び導電体542bの配置は、絶縁体580の開口に対して、自己整合的に選択される。つまり、トランジスタ500において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体560を位置合わせのマージンを設けることなく形成することができるため、トランジスタ500の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
[0461]
さらに、導電体560が、導電体542aと導電体542bの間の領域に自己整合的に形成されるため、導電体560は、導電体542a又は導電体542bと重畳する領域を有さない。これにより、導電体560と導電体542a及び導電体542bとの間に形成される寄生容量を低減することができる。よって、トランジスタ500のスイッチング速度を向上させ、周波数特性を高めることができる。
[0462]
導電体560は、第1のゲート(トップゲートともいう)電極として機能する場合がある。また、導電体503は、第2のゲート(ボトムゲートともいう)電極として機能する場合がある。その場合、導電体503に印加する電位を、導電体560に印加する電位と、連動させず、独立して変化させることで、トランジスタ500のしきい値電圧を制御することができる。特に、導電体503に負の電位を印加することにより、トランジスタ500のしきい値電圧を0Vより大きくし、オフ電流を低減することが可能となる。したがって、導電体503に負の電位を印加したほうが、印加しない場合よりも、導電体560に印加する電位が0Vのときのドレイン電流を小さくすることができる。
[0463]
導電体503は、酸化物530、及び導電体560と重なるように配置する。これにより、導電体560、及び導電体503に電位を印加した場合、導電体560から生じる電界と、導電体503から生じる電界と、がつながり、酸化物530に形成されるチャネル形成領域を覆うことができる。本明細書等において、第1のゲート電極、及び第2のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、surrounded channel(s−channel)構造とよぶ。
[0464]
また、導電体503は、導電体518と同様の構成であり、絶縁体514及び絶縁体516の開口の内壁に接して導電体503aが形成され、さらに内側に導電体503bが形成されている。なお、トランジスタ500では、導電体503a及び導電体503bを積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体503は、単層、又は3層以上の積層構造として設ける構成にしてもよい。
[0465]
ここで、導電体503aは、水素原子、水素分子、水分子、銅原子等の不純物の拡散を抑制する機能を有する(上記不純物が透過しにくい。)導電性材料を用いることが好ましい。又は、酸素(例えば、酸素原子、酸素分子等の少なくとも一)の拡散を抑制する機能を有する(上記酸素が透過しにくい。)導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、全ての拡散を抑制する機能とする。
[0466]
例えば、導電体503aが酸素の拡散を抑制する機能を持つことにより、導電体503bが酸化して導電率が低下することを抑制することができる。
[0467]
また、導電体503が配線の機能を兼ねる場合、導電体503bは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電体503aは、必ずしも設けなくともよい。なお、導電体503bを単層で図示したが、積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層としてもよい。
[0468]
絶縁体520、絶縁体522、及び絶縁体524は、導電体503に対するゲート絶縁膜としての機能を有する。
[0469]
ここで、酸化物530と接する絶縁体524は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体524には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物530に接して設けることにより、酸化物530中の酸素欠損を低減し、トランジスタ500の信頼性を向上させることができる。
[0470]
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、TDS(Thermal Desorption Spectroscopy)分析にて、酸素原子に換算しての酸素の脱離量が1.0×10 18atoms/cm 以上、好ましくは1.0×10 19atoms/cm 以上、さらに好ましくは2.0×10 19atoms/cm 以上、又は3.0×10 20atoms/cm 以上である酸化物膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下、又は100℃以上400℃以下の範囲が好ましい。
[0471]
また、上記過剰酸素領域を有する絶縁体と、酸化物530と、を接して加熱処理、マイクロ波処理、又はRF処理のいずれか一又は複数の処理を行ってもよい。当該処理を行うことで、酸化物530中の水、又は水素を除去することができる。例えば、酸化物530において、VoHの結合が切断される反応が起きる、別言すると「V H→V +H」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してH Oとして、酸化物530、又は酸化物530近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体542a又は導電体542bに拡散又は捕獲(ゲッタリングともいう)される場合がある。
[0472]
また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、又は、基板側にRFを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができる。そして、基板側にRFを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率良く酸化物530、又は酸化物530近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を133Pa以上、好ましくは200Pa以上、さらに好ましくは400Pa以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比(O /(O +Ar))が50%以下、好ましくは10%以上30%以下で行うとよい。
[0473]
また、トランジスタ500の作製工程中において、酸化物530の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、100℃以上450℃以下、より好ましくは350℃以上400℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、又は酸化性ガスを10ppm以上、1%以上、もしくは10%以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物530に酸素を供給して、酸素欠損(V )の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。又は、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを10ppm以上、1%以上、又は10%以上含む雰囲気で行ってもよい。又は、酸化性ガスを10ppm以上、1%以上、又は10%以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行ってもよい。
[0474]
なお、酸化物530に加酸素化処理を行うことで、酸化物530中の酸素欠損を、供給された酸素により修復させる、別言すると「V +O→null」という反応を促進させることができる。さらに、酸化物530中に残存した水素に供給された酸素が反応することで、当該水素をH Oとして除去する(脱水化する)ことができる。これにより、酸化物530中に残存していた水素が酸素欠損に再結合してV Hが形成されることを抑制することができる。
[0475]
また、絶縁体524が、過剰酸素領域を有する場合、絶縁体522は、酸素(例えば、酸素原子、酸素分子等)の拡散を抑制する機能を有する(上記酸素が透過しにくい)ことが好ましい。
[0476]
絶縁体522が、酸素や不純物の拡散を抑制する機能を有すると、酸化物530が有する酸素は、絶縁体520側へ拡散することがないため好ましい。また、導電体503が、絶縁体524や、酸化物530が有する酸素と反応することを抑制することができるため好ましい。
[0477]
絶縁体522は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物(ハフニウムアルミネート)、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO )、又は(Ba,Sr)TiO (BST)等のいわゆるhigh−k材料(高い比誘電率の材料)を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流等の問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にhigh−k材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
[0478]
特に、不純物、及び酸素等の拡散を抑制する機能を有する(上記酸素が透過しにくい)絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物(ハフニウムアルミネート)等を用いることが好ましい。このような材料を用いて絶縁体522を形成した場合、絶縁体522は、酸化物530からの酸素の放出や、トランジスタ500の周辺部から酸化物530への水素等の不純物の混入を抑制する層として機能する。
[0479]
又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
[0480]
また、絶縁体520は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、high−k材料の絶縁体と、酸化シリコン又は酸化窒化シリコンと、を組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体520を取得することができる。
[0481]
なお、図21A及び図21Bのトランジスタ500では、導電体503に対する、3層の積層構造からなるゲート絶縁膜として、絶縁体520、絶縁体522、及び絶縁体524が図示されているが、当該ゲート絶縁膜は、単層、2層、又は4層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
[0482]
トランジスタ500は、チャネル形成領域を含む酸化物530に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物530として、In−M−Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種)等の金属酸化物を用いるとよい。特に、酸化物530として適用できるIn−M−Zn酸化物は、CAAC−OS(C−Axis Aligned Crystalline Oxide Semiconductor)、CAC−OS(Cloud−Aligned Composite Oxide Semiconductor)であることが好ましい。また、酸化物530として、In−Ga酸化物、In−Zn酸化物、In酸化物等を用いてもよい。
[0483]
また、トランジスタ500には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くするためには、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度が低いことを高純度真性、又は実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
[0484]
特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。また、酸化物530中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しV Hを形成する場合がある。V Hはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界等のストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物530中のV Hをできる限り低減し、高純度真性又は実質的に高純度真性にすることが好ましい。このように、VoHが十分低減された金属酸化物を取得するには、金属酸化物中の水分、水素等の不純物を除去すること(脱水、脱水素化処理と記載する場合がある。)と、金属酸化物に酸素を供給して酸素欠損を補填すること(加酸素化処理と記載する場合がある。)が重要である。V H等の不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
[0485]
酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
[0486]
よって、金属酸化物を酸化物530に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により取得される水素濃度を、1×10 20atoms/cm 未満、好ましくは1×10 19atoms/cm 未満、より好ましくは5×10 18atoms/cm 未満、さらに好ましくは1×10 18atoms/cm 未満とする。水素等の不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
[0487]
また、酸化物530に金属酸化物を用いる場合、当該金属酸化物は、バンドギャップが高く、真性(I型ともいう。)、又は実質的に真性である半導体であって、かつチャネル形成領域の金属酸化物のキャリア濃度は、1×10 18cm −3未満であることが好ましく、1×10 17cm −3未満であることがより好ましく、1×10 16cm −3未満であることがさらに好ましく、1×10 13cm −3未満であることがさらに好ましく、1×10 12cm −3未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、1×10 −9cm −3とすることができる。
[0488]
また、酸化物530に金属酸化物を用いる場合、導電体542a及び導電体542bと酸化物530とが接することで、酸化物530中の酸素が導電体542a及び導電体542bへ拡散し、導電体542a及び導電体542bが酸化する場合がある。導電体542a及び導電体542bが酸化することで、導電体542a及び導電体542bの導電率が低下する蓋然性が高い。なお、酸化物530中の酸素が導電体542a及び導電体542bへ拡散することを、導電体542a及び導電体542bが酸化物530中の酸素を吸収する、と言い換えることができる。
[0489]
また、酸化物530中の酸素が導電体542a及び導電体542bへ拡散することで、導電体542aと酸化物530bとの間、及び、導電体542bと酸化物530bとの間に異層が形成される場合がある。当該異層は、導電体542a及び導電体542bよりも酸素を多く含むため、当該異層は絶縁性を有すると推定される。このとき、導電体542a又は導電体542bと、当該異層と、酸化物530bとの3層構造は、金属−絶縁体−半導体からなる3層構造とみなすことができ、MIS(Metal−Insulator−Semiconductor)構造と呼ぶ、又はMIS構造を主としたダイオード接合構造と呼ぶ場合がある。
[0490]
なお、上記異層は、導電体542a及び導電体542bと酸化物530bとの間に形成されることに限られず、例えば、異層が、導電体542a及び導電体542bと酸化物530cとの間に形成される場合や、導電体542a及び導電体542bと酸化物530bとの間、導電体542a及び導電体542bと酸化物530cとの間に形成される場合がある。
[0491]
酸化物530においてチャネル形成領域として機能する金属酸化物は、バンドギャップが2eV以上のものを用いることが好ましく、2.5eV以上のものを用いることがより好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
[0492]
酸化物530は、酸化物530b下に酸化物530aを有することで、酸化物530aよりも下方に形成された構造物から、酸化物530bへの不純物の拡散を抑制することができる。また、酸化物530b上に酸化物530cを有することで、酸化物530cよりも上方に形成された構造物から、酸化物530bへの不純物の拡散を抑制することができる。
[0493]
なお、酸化物530は、各金属原子の原子数比が異なる複数の酸化物層の積層構造を有することが好ましい。具体的には、酸化物530aに用いる金属酸化物において、構成元素中の元素Mの原子数比が、酸化物530bに用いる金属酸化物における、構成元素中の元素Mの原子数比より、大きいことが好ましい。また、酸化物530aに用いる金属酸化物において、Inに対する元素Mの原子数比が、酸化物530bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、酸化物530bに用いる金属酸化物において、元素Mに対するInの原子数比が、酸化物530aに用いる金属酸化物における、元素Mに対するInの原子数比より大きいことが好ましい。また、酸化物530cは、酸化物530a又は酸化物530bに用いることができる金属酸化物を、用いることができる。
[0494]
具体的には、酸化物530aとして、InとGaとZnとの原子数比がIn:Ga:Zn=1:3:4、又は1:1:0.5の金属酸化物を用いればよい。また、酸化物530bとして、InとGaとZnとの原子数比がIn:Ga:Zn=4:2:3、又は1:1:1の金属酸化物を用いればよい。また、酸化物530cとして、InとGaとZnとの原子数比がIn:Ga:Zn=1:3:4、またGaとZnの原子数比がGa:Zn=2:1、又はGa:Zn=2:5の金属酸化物を用いればよい。また、酸化物530cを積層構造とする場合の具体例としては、InとGaとZnとの原子数比がIn:Ga:Zn=4:2:3と、In:Ga:Zn=1:3:4との積層構造、またGaとZnの原子数比がGa:Zn=2:1と、InとGaとZnとの原子数比がIn:Ga:Zn=4:2:3との積層構造、GaとZnの原子数比がGa:Zn=2:5と、InとGaとZnとの原子数比がIn:Ga:Zn=4:2:3との積層構造、酸化ガリウムと、InとGaとZnとの原子数比がIn:Ga:Zn=4:2:3との積層構造等が挙げられる。
[0495]
また、例えば、酸化物530aに用いる金属酸化物における元素Mに対するInの原子数比が、酸化物530bに用いる金属酸化物における元素Mに対するInの原子数比より小さい場合、酸化物530bとして、InとGaとZnとの原子数比がIn:Ga:Zn=5:1:6又はその近傍、In:Ga:Zn=5:1:3又はその近傍、In:Ga:Zn=10:1:3又はその近傍等の組成であるIn−Ga−Zn酸化物を用いることができる。
[0496]
また、上述した以外の組成としては、酸化物530bには、例えば、In:Zn=2:1の組成、In:Zn=5:1の組成、In:Zn=10:1の組成、これらのいずれか一の近傍の組成等を有する金属酸化物を用いることができる。
[0497]
これらの酸化物530a、酸化物530b、酸化物530cを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物530a、及び酸化物530cを、In:Ga:Zn=1:3:4の組成及びその近傍の組成を有する金属酸化物、酸化物530bを、In:Ga:Zn=4:2:3から4.1の組成及びその近傍の組成を有する金属酸化物とするのが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比、又はスパッタターゲットにおける原子数比を示す。また、酸化物530bの組成として、Inの比率を高めることで、トランジスタのオン電流、又は電界効果移動度等を高めることが出来るため好適である。
[0498]
また、酸化物530a及び酸化物530cの伝導帯下端のエネルギーが、酸化物530bの伝導帯下端のエネルギーより高くなることが好ましい。言い換えると、酸化物530a及び酸化物530cの電子親和力が、酸化物530bの電子親和力より小さいことが好ましい。
[0499]
ここで、酸化物530a、酸化物530b、及び酸化物530cの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。言い換えると、酸化物530a、酸化物530b、及び酸化物530cの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物530aと酸化物530bとの界面、及び酸化物530bと酸化物530cとの界面において形成される混合層の欠陥準位密度を低くするとよい。
[0500]
具体的には、酸化物530aと酸化物530b、酸化物530bと酸化物530cが、酸素以外に共通の元素を有する(主成分とする)ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物530bがIn−Ga−Zn酸化物の場合、酸化物530a及び酸化物530cとして、In−Ga−Zn酸化物、Ga−Zn酸化物、酸化ガリウム等を用いるとよい。
[0501]
このとき、キャリアの主たる経路は酸化物530bとなる。酸化物530a、酸化物530cを上述の構成とすることで、酸化物530aと酸化物530bとの界面、及び酸化物530bと酸化物530cとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ500は高いオン電流を取得される。
[0502]
酸化物530b上には、ソース電極、及びドレイン電極として機能する導電体542a、及び導電体542bが設けられる。導電体542a、及び導電体542bとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物等を用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタル等の金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
[0503]
また、図21A、図21Bでは、導電体542a、及び導電体542bを単層構造として示したが、2層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
[0504]
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
[0505]
また、図21Aに示すように、酸化物530の、導電体542a(導電体542b)との界面とその近傍には、低抵抗領域として、領域543a、及び領域543bが形成される場合がある。このとき、領域543aはソース領域又はドレイン領域の一方として機能し、領域543bはソース領域又はドレイン領域の他方として機能する。また、領域543aと領域543bに挟まれる領域にチャネル形成領域が形成される。
[0506]
酸化物530と接するように上記導電体542a(導電体542b)を設けることで、領域543a(領域543b)の酸素濃度が低減する場合がある。また、導電体542a(導電体542b)に含まれる金属と、酸化物530の成分と、を含む金属化合物層が領域543a(領域543b)に形成される場合がある。このような場合、領域543a(領域543b)のキャリア濃度が増加し、領域543a(領域543b)は、低抵抗領域となる。
[0507]
絶縁体544は、導電体542a、及び導電体542bを覆うように設けられ、導電体542a、及び導電体542bの酸化を抑制する。このとき、絶縁体544は、酸化物530の側面を覆い、絶縁体524と接するように設けられてもよい。
[0508]
絶縁体544として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウム等から選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体544として、窒化酸化シリコン又は窒化シリコン等も用いることができる。
[0509]
特に、絶縁体544として、アルミニウム又はハフニウムの酸化物を含む絶縁体である、酸化アルミニウム、又は酸化ハフニウムを用いることが好ましい。又は、アルミニウム及びハフニウムを含む酸化物(ハフニウムアルミネート)等を用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体542a及び導電体542bが耐酸化性を有する材料である場合、又は、酸素を吸収しても導電性が著しくは低下しない材料である場合は、絶縁体544は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
[0510]
絶縁体544を有することで、絶縁体580に含まれる水、及び水素等の不純物が酸化物530bに拡散することを抑制することができる。また、絶縁体580が有する過剰酸素により、導電体560が酸化することを抑制することができる。
[0511]
絶縁体550は、導電体560に対するゲート絶縁膜として機能する。絶縁体550は、酸化物530cの内側(上面、及び側面)に接して配置することが好ましい。絶縁体550は、上述した絶縁体524と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
[0512]
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
[0513]
加熱により酸素が放出される絶縁体を、絶縁体550として、酸化物530cの上面に接して設けることにより、絶縁体550から、酸化物530cを通じて、酸化物530bのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体524と同様に、絶縁体550中の水又は水素等の不純物濃度が低減されていることが好ましい。絶縁体550の膜厚は、1nm以上20nm以下とするのが好ましい。
[0514]
また、絶縁体550が有する過剰酸素を、効率的に酸化物530へ供給するために、絶縁体550と導電体560との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体550から導電体560への酸素拡散を抑制する機能を有することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体550から導電体560への過剰酸素の拡散が抑制される。つまり、酸化物530へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体560の酸化を抑制することができる。当該金属酸化物としては、絶縁体544に用いることができる材料を用いればよい。
[0515]
なお、絶縁体550は、導電体503に対するゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流等の問題が生じる場合がある。このため、ゲート絶縁膜として機能する絶縁体を、high−k材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位を低減することが可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
[0516]
第1のゲート電極として機能する導電体560は、図21A及び図21Bでは2層構造として示しているが、単層構造でもよいし、3層以上の積層構造であってもよい。
[0517]
導電体560aは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(N O、NO、NO 等)、銅原子等の不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素(例えば、酸素原子、酸素分子等の少なくとも一)の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体560aが酸素の拡散を抑制する機能を持つことにより、絶縁体550に含まれる酸素により、導電体560bが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウム等を用いることが好ましい。また、導電体560aとして、酸化物530に適用できる酸化物半導体を用いることができる。その場合、導電体560bをスパッタリング法で成膜することで、導電体560aの電気抵抗値を低下させて導電体にすることができる。これをOC(Oxide Conductor)電極と呼ぶことができる。
[0518]
また、導電体560bは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体560bは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体560bは積層構造としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構造としてもよい。
[0519]
絶縁体580は、絶縁体544を介して、導電体542a上、及び導電体542b上に設けられる。絶縁体580は、過剰酸素領域を有することが好ましい。例えば、絶縁体580として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂等を有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。また、酸化シリコン、及び空孔を有する酸化シリコンは、後の工程で容易に過剰酸素領域を形成することができるため好ましい。
[0520]
絶縁体580は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体580を、酸化物530cと接して設けることで、絶縁体580中の酸素を、酸化物530cを通じて、酸化物530へと効率良く供給することができる。なお、絶縁体580中の、水又は水素等の不純物濃度が低減されていることが好ましい。
[0521]
絶縁体580の開口は、導電体542aと導電体542bの間の領域に重畳して形成される。これにより、導電体560は、絶縁体580の開口、及び導電体542aと導電体542bに挟まれた領域に、埋め込まれるように形成される。
[0522]
半導体装置を微細化するにあたり、ゲート長を短くすることが求められる。一方、導電体560の導電性が下がらないようにする必要がある。導電体560の導電性が下がらないようにするために導電体560の膜厚を大きくすると、導電体560はアスペクト比が高い形状となりうる。本実施の形態では、導電体560を絶縁体580の開口に埋め込むように設けるため、導電体560をアスペクト比の高い形状にしても、工程中に導電体560を倒壊させることなく、形成することができる。
[0523]
絶縁体574は、絶縁体580の上面、導電体560の上面、及び絶縁体550の上面に接して設けられることが好ましい。絶縁体574をスパッタリング法で成膜することで、絶縁体550、及び絶縁体580に過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物530中に酸素を供給することができる。
[0524]
例えば、絶縁体574として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウム等から選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
[0525]
特に、酸化アルミニウムはバリア性が高く、0.5nm以上3.0nm以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素等の不純物のバリア膜としての機能も有することができる。
[0526]
また、絶縁体574の上に、層間膜として機能する絶縁体581を設けることが好ましい。絶縁体581は、絶縁体524等と同様に、膜中の水又は水素等の不純物濃度が低減されていることが好ましい。
[0527]
また、絶縁体581、絶縁体574、絶縁体580、及び絶縁体544に形成された開口に、導電体540a、及び導電体540bを配置する。導電体540a及び導電体540bは、導電体560を挟んで対向して設ける。導電体540a及び導電体540bは、後述する導電体546、及び導電体548と同様の構成である。
[0528]
絶縁体581上には、絶縁体582が設けられている。絶縁体582は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体582には、絶縁体514と同様の材料を用いることができる。例えば、絶縁体582には、酸化アルミニウム、酸化ハフニウム、酸化タンタル等の金属酸化物を用いることが好ましい。
[0529]
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分等の不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分等の不純物のトランジスタ500への混入を防止することができる。また、トランジスタ500を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ500に対する保護膜として用いることに適している。
[0530]
また、絶縁体582上には、絶縁体586が設けられている。絶縁体586は、絶縁体320と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体586として、酸化シリコン膜や酸化窒化シリコン膜等を用いることができる。
[0531]
また、絶縁体520、絶縁体522、絶縁体524、絶縁体544、絶縁体580、絶縁体574、絶縁体581、絶縁体582、及び絶縁体586には、導電体546、及び導電体548等が埋め込まれている。
[0532]
導電体546、及び導電体548は、容量素子600、トランジスタ500、又はトランジスタ300と接続するプラグ、又は配線としての機能を有する。導電体546、及び導電体548は、導電体328、及び導電体330と同様の材料を用いて設けることができる。
[0533]
なお、トランジスタ500の形成後、トランジスタ500を囲むように開口を形成し、当該開口を覆うように、水素、又は水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ500を包み込むことで、外部から水分、及び水素が侵入することを防止することができる。又は、複数のトランジスタ500をまとめて、水素、又は水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ500を囲むように開口を形成する場合、例えば、絶縁体514又は絶縁体522に達する開口を形成し、絶縁体514又は絶縁体522に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ500の作製工程の一部を兼ねられるため、好適である。なお、水素、又は水に対するバリア性が高い絶縁体としては、例えば、絶縁体522と同様の材料を用いればよい。
[0534]
続いて、トランジスタ500の上方には、容量素子600が設けられている。容量素子600は、導電体610と、導電体620、絶縁体630とを有する。
[0535]
また、導電体546、及び導電体548上に、導電体612を設けてもよい。導電体612は、トランジスタ500と接続するプラグ、又は配線としての機能を有する。導電体610は、容量素子600の電極としての機能を有する。なお、導電体612、及び導電体610は、同時に形成することができる。
[0536]
導電体612、及び導電体610には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜(窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物等の導電性材料を適用することもできる。
[0537]
図19では、導電体612、及び導電体610は単層構造を示したが、当該構成に限定されず、2層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
[0538]
絶縁体630を介して、導電体610と重畳するように、導電体620を設ける。なお、導電体620は、金属材料、合金材料、又は金属酸化物材料等の導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデン等の高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体等の他の構造と同時に形成する場合は、低抵抗金属材料であるCu(銅)やAl(アルミニウム)等を用いればよい。
[0539]
導電体620、及び絶縁体630上には、絶縁体650が設けられている。絶縁体650は、絶縁体320と同様の材料を用いて設けることができる。また、絶縁体650は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
[0540]
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
[0541]
図22A及び図22Bは、図21A及び図21Bに示すトランジスタ500の変形例である。図22Aはトランジスタ500のチャネル長方向の断面図であり、図22Bはトランジスタ500のチャネル幅方向の断面図である。図22A及び図22Bに示すトランジスタ500は、絶縁体402及び絶縁体404を有する点が、図21A及び図21Bに示すトランジスタ500と異なる。また、導電体540aの側面に接して絶縁体552が設けられ、導電体540bの側面に接して絶縁体552が設けられる点が、図21A及び図21Bに示すトランジスタ500と異なる。さらに、絶縁体520を有さない点が、図21A及び図21Bに示すトランジスタ500と異なる。なお、図22A及び図22Bに示す構成は、トランジスタ300等、本発明の一態様の半導体装置が有する他のトランジスタにも適用することができる。
[0542]
図22A及び図22Bに示す構成のトランジスタ500は、絶縁体512上に絶縁体402が設けられている。また、絶縁体574上、及び絶縁体402上に絶縁体404が設けられている。
[0543]
図22A及び図22Bに示す構成のトランジスタ500では、絶縁体514、絶縁体516、絶縁体522、絶縁体524、絶縁体544、絶縁体580、及び絶縁体574が設けられており、絶縁体404がこれらを覆う構造になっている。つまり、絶縁体404は、絶縁体574の上面、絶縁体574の側面、絶縁体580の側面、絶縁体544の側面、絶縁体524の側面、絶縁体522の側面、絶縁体516の側面、絶縁体514の側面、絶縁体402の上面とそれぞれ接する。これにより、酸化物530等は、絶縁体404と絶縁体402によって外部から隔離される。
[0544]
絶縁体402及び絶縁体404は、水素(例えば、水素原子、水素分子等の少なくとも一)又は水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体402及び絶縁体404として、水素バリア性が高い材料である、窒化シリコン又は窒化酸化シリコンを用いることが好ましい。これにより、酸化物530に水素等が拡散することを抑制することができるため、トランジスタ500の特性が低下することを抑制することができる。よって、本発明の一態様の半導体装置の信頼性を高めることができる。
[0545]
絶縁体552は、絶縁体581、絶縁体404、絶縁体574、絶縁体580、及び絶縁体544に接して設けられる。絶縁体552は、水素又は水分子の拡散を抑制する機能を有することが好ましい。例えば、絶縁体552として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、又は窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるため、絶縁体552として用いると好適である。絶縁体552として水素バリア性が高い材料を用いることにより、水又は水素等の不純物が、絶縁体580等から導電体540a又は導電体540bを通じて酸化物530に拡散することを抑制することができる。また、絶縁体580に含まれる酸素が導電体540a及び導電体540bに吸収されることを抑制することができる。以上により、本発明の一態様の半導体装置の信頼性を高めることができる。
[0546]
図23は、トランジスタ500及びトランジスタ300を図22A及び図22Bに示す構成とした場合における、半導体装置の構成例を示す断面図である。導電体546の側面に、絶縁体552が設けられている。
[0547]
図24A及び図24Bは、図22A及び図22Bに示すトランジスタの変形例である。図24Aはトランジスタのチャネル長方向の断面図であり、図24Bはトランジスタのチャネル幅方向の断面図である。図24A及び図24Bに示すトランジスタは、酸化物530cが酸化物530c1及び酸化物530c2の2層構造である点が、図22A及び図22Bに示すトランジスタと異なる。
[0548]
酸化物530c1は、絶縁体524の上面、酸化物530aの側面、酸化物530bの上面及び側面、導電体542a及び導電体542bの側面、絶縁体544の側面、及び絶縁体580の側面と接する。酸化物530c2は、絶縁体550と接する。
[0549]
酸化物530c1として、例えばIn−Zn酸化物を用いることができる。また、酸化物530c2として、酸化物530cが1層構造である場合に酸化物530cに用いることができる材料と同様の材料を用いることができる。例えば、酸化物530c2として、n:Ga:Zn=1:3:4[原子数比]、Ga:Zn=2:1[原子数比]、又はGa:Zn=2:5[原子数比]の金属酸化物を用いることができる。
[0550]
酸化物530cを酸化物530c1及び酸化物530c2の2層構造とすることにより、酸化物530cを1層構造とする場合より、トランジスタのオン電流を高めることができる。そのため、トランジスタは、例えばパワーMOSトランジスタとして適用することができる。なお、図21A及び図21Bに示す構成のトランジスタが有する酸化物530cも、酸化物530c1と酸化物530c2の2層構造とすることができる。
[0551]
図24A及び図24Bに示す構成のトランジスタは、例えば、図19、図20に示すトランジスタ300に適用することができる。また、例えば、トランジスタ300は、前述のとおり、上記実施の形態で説明した演算回路MAC1等に含まれるメモリセルアレイCAのトランジスタTr12等に適用することができる。なお、図24A及び図24Bに示すトランジスタは、トランジスタ500等、本発明の一態様の半導体装置が有する、トランジスタ300以外のトランジスタにも適用することができる。
[0552]
図25は、トランジスタ500を図21Aに示すトランジスタの構成とし、トランジスタ300を図24Aに示すトランジスタ構成とした場合における、半導体装置の構成例を示す断面図である。なお、図23と同様に、導電体546の側面に絶縁体552を設ける構成としている。図25に示すように、本発明の一態様の半導体装置は、トランジスタ300とトランジスタ500を両方ともOSトランジスタとしつつ、トランジスタ300とトランジスタ500のそれぞれを異なる構成にすることができる。
[0553]
次に、図19、図20の半導体装置に適用できる容量素子について説明する。
[0554]
図26A乃至図26Cでは、図19に示す半導体装置に適用できる容量素子600の一例として容量素子600Aについて示している。図26Aは容量素子600Aの上面図であり、図26Bは容量素子600Aの一点鎖線L3−L4における断面を示した斜視図であり、図26Cは容量素子600Aの一点鎖線W3−L4における断面を示した斜視図である。
[0555]
導電体610は、容量素子600Aの2対の電極の一方として機能し、導電体620は、容量素子600Aの2対の電極の他方として機能する。また、絶縁体630は、2対の電極に挟まれる誘電体として機能する。
[0556]
絶縁体630としては、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、酸化ジルコニウム等を用いればよく、積層又は単層で設けることができる。
[0557]
また、例えば、絶縁体630には、酸化窒化シリコン等の絶縁耐力が大きい材料と、high−k材料との積層構造を用いてもよい。絶縁体630にhigh−k材料の絶縁体を含むことにより、容量素子600Aは十分な容量を確保することができる。また、絶縁体630に絶縁耐力が大きい絶縁体を含むことにより、容量素子600Aの絶縁耐力が向上し、容量素子600Aの静電破壊を抑制することができる。
[0558]
なお、high−k材料の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物又はシリコン及びハフニウムを有する窒化物等がある。
[0559]
又は、絶縁体630は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO )又は(Ba、Sr)TiO (BST)等のhigh−k材料を含む絶縁体を単層又は積層で用いてもよい。例えば、絶縁体630を積層とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された3層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された4層積層等を用いれば良い。また、絶縁体630としては、ハフニウムと、ジルコニウムとが含まれる化合物等を用いても良い。半導体装置の微細化、及び高集積化が進むと、ゲート絶縁体、及び容量素子に用いる誘電体の薄膜化により、トランジスタや容量素子のリーク電流等の問題が生じる場合がある。ゲート絶縁体、及び容量素子に用いる誘電体として機能する絶縁体にhigh−k材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減、及び容量素子の容量の確保が可能となる。
[0560]
容量素子600は、導電体610の下部において、導電体546及び導電体548と電気的に接続されている。導電体546と、導電体548は、別の回路素子と接続するためのプラグ、又は配線として機能する。また図26では、導電体546と、導電体548と、をまとめて導電体540と記載している。
[0561]
また、図26では、図を明瞭に示すために、導電体546及び導電体548が埋め込まれている絶縁体586と、導電体620及び絶縁体630を覆っている絶縁体650と、を省略している。
[0562]
なお、図19、図20、図23、図25、及び図26に示す容量素子600はプレーナ型であるが、容量素子の形状はこれに限定されない。例えば、容量素子600は、図27A乃至図27Cに示すシリンダ型の容量素子600Bとしてもよい。
[0563]
図27Aは容量素子600Bの上面図であり、図27Bは容量素子600Bの一点鎖線L3−L4における断面図であり、図27Cは容量素子600Bの一点鎖線W3−L4における断面を示した斜視図である。
[0564]
図27Bに示すように、容量素子600Bは、導電体540が埋め込まれている絶縁体586上の絶縁体631と、開口部を有する絶縁体651と、2対の電極の一方として機能する導電体610と、2対の電極の他方として機能する導電体620と、を有する。
[0565]
また、図27Cでは、図を明瞭に示すために、絶縁体586と、絶縁体650と、絶縁体651と、を省略している。
[0566]
絶縁体631としては、例えば、絶縁体586と同様の材料を用いることができる。
[0567]
また、絶縁体631には、導電体540に電気的に接続されるように導電体611が埋め込まれている。導電体611は、例えば、導電体330、導電体518と同様の材料を用いることができる。
[0568]
絶縁体651としては、例えば、絶縁体586と同様の材料を用いることができる。
[0569]
また、絶縁体651は、前述の通り、開口部を有し、当該開口部は導電体611に重畳している。
[0570]
導電体610は、当該開口部の底部と、側面と、に形成されている。つまり、導電体620は、導電体611と接する領域を有する。
[0571]
なお、導電体610を形成するためには、まず、エッチング法等によって絶縁体651に開口部を形成する。次に、スパッタリング法、ALD法等によって導電体610を成膜する。その後、CMP(Chemichal Mechanical Polishing)法等によって、開口部に成膜された導電体610を残して、絶縁体651上に成膜された導電体610を除去すればよい。
[0572]
絶縁体630は、絶縁体651上と、導電体610の形成面上と、に位置する。なお、絶縁体630は、容量素子600Bにおいて、2対の電極に挟まれる誘電体として機能する。
[0573]
導電体620は、絶縁体651の開口部が埋まるように、絶縁体630上に形成されている。
[0574]
絶縁体650は、絶縁体630と、導電体620と、を覆うように形成されている。
[0575]
図27A乃至図27Cに示すシリンダ型の容量素子600Bは、プレーナ型の容量素子600Aよりも静電容量の値を高くすることができる。そのため、例えば、上記の実施の形態で説明した容量C1、及び容量C2等として容量素子600Bを適用することによって、容量の端子間の電圧を長時間維持することができる。
[0576]
本実施の形態に示した構成例は、互いに適宜組み合わせることができる。また、本実施の形態は、本明細書で示す他の実施の形態等と適宜組み合わせることができる。
[0577]
(実施の形態6)
 本実施の形態では、上記の実施の形態で説明したOSトランジスタに用いることができる金属酸化物であるCAC−OS(Cloud−Aligned Composite Oxide Semiconductor)、及びCAAC−OS(c−axis Aligned Crystalline Oxide Semiconductor)の構成について説明する。
[0578]
<金属酸化物の構成>
 CAC−OS又はCAC−metal oxideとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC−OS又はCAC−metal oxideを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子(又はホール)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC−OS又はCAC−metal oxideに付与することができる。CAC−OS又はCAC−metal oxideにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
[0579]
また、CAC−OS又はCAC−metal oxideは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
[0580]
また、CAC−OS又はCAC−metal oxideにおいて、導電性領域と、絶縁性領域とは、それぞれ0.5nm以上10nm以下、好ましくは0.5nm以上3nm以下のサイズで材料中に分散している場合がある。
[0581]
また、CAC−OS又はCAC−metal oxideは、異なるバンドギャップを有する成分により構成される。例えば、CAC−OS又はCAC−metal oxideは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記CAC−OS又はCAC−metal oxideをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を取得することができる。
[0582]
すなわち、CAC−OS又はCAC−metal oxideは、マトリックス複合材(matrix composite)、又は金属マトリックス複合材(metal matrix composite)と呼ぶこともできる。
[0583]
<金属酸化物の構造>
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC−OS、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)及び非晶質酸化物半導体等がある。
[0584]
また、酸化物半導体は、結晶構造に着目した場合、上記とは異なる分類となる場合がある。ここで、酸化物半導体における、結晶構造の分類について、図28Aを用いて説明を行う。図28Aは、酸化物半導体、代表的にはIGZO(Inと、Gaと、Znと、を含む金属酸化物)の結晶構造の分類を説明する図である。
[0585]
図28Aに示すように、IGZOは、大きく分けてAmorphous(無定形)と、Crystalline(結晶性)と、Crystal(結晶)と、に分類される。また、Amorphousの中には、completely amorphousが含まれる。また、Crystallineの中には、CAAC(c−axis aligned crystalline)、nc(nanocrystalline)、及びCAC(Cloud−Aligned Composite)が含まれる。なお、Crystallineの分類には、single crystal、poly crystal、及びcompletely amorphousは除かれる(excluding single crystal and poly crystal)。また、Crystalの中には、single crystal、及びpoly crystalが含まれる。
[0586]
なお、図28Aに示す太枠内の構造は、Amorphous(無定形)と、Crystal(結晶)との間の中間状態であり、新しい境界領域(New crystalline phase)に属する構造である。当該構造は、Amorphousと、Crystalとの間の境界領域にある。すなわち、当該構造は、エネルギー的に不安定なAmorphous(無定形)や、Crystal(結晶)とは全く異なる構造と言い換えることができる。
[0587]
なお、膜又は基板の結晶構造は、X線回折(XRD:X−Ray Diffraction)像を用いて評価することができる。ここで、石英ガラス、及びCrystallineに分類される結晶構造を有するIGZO(結晶性IGZOともいう。)のXRDスペクトルを図28B、図28Cに示す。また、図28Bが石英ガラス、図28Cが結晶性IGZOのXRDスペクトルである。なお、図28Cに示す結晶性IGZOの組成は、In:Ga:Zn=4:2:3[原子数比]近傍である。また、図28Cに示す結晶性IGZOの厚さは、500nmである。
[0588]
図28Bの矢印に示すように、石英ガラスは、XRDスペクトルのピークの形状がほぼ左右対称である。一方で、図28Cの矢印に示すように、結晶性IGZOは、XRDスペクトルのピークが左右非対称である。XRDスペクトルのピークの形状が左右非対称であることは、結晶の存在を明示している。別言すると、XRDスペクトルのピークの形状で左右対称でないと、Amorphousであるとは言えない。なお、図28Cには、2θ=31°、又はその近傍に結晶相(IGZO crystal phase)を明記してある。XRDスペクトルのピークにおいて、形状が左右非対称となる由来は当該結晶相(微結晶)に起因すると推定される。
[0589]
具体的には、図28Cに示す、結晶性IGZOのXRDスペクトルにおいて、2θ=34°又はその近傍にピークを有する。また、微結晶は、2θ=31°又はその近傍にピークを有する。酸化物半導体膜をX線回折像を用いて評価する場合、図28Cに示すように、2θ=34°又はその近傍のピークよりも低角度側のスペクトルの幅が広くなる。これは、酸化物半導体膜中に、2θ=31°又はその近傍にピークを有する微結晶が内在することを示唆している。
[0590]
また、膜の結晶構造は、極微電子線回折法(NBED:Nano Beam Electron Diffraction)によって観察される回折パターン(極微電子線回折パターンともいう。)にて評価することができる。基板温度を室温として成膜したIGZO膜の回折パターンを図28Dに示す。なお、図28Dに示すIGZO膜は、In:Ga:Zn=1:1:1[原子数比]である酸化物ターゲットを用いて、スパッタリング法によって成膜される。また、極微電子線回折法では、プローブ径を1nmとして電子線回折が行われた。
[0591]
図28Dに示すように、室温成膜したIGZO膜の回折パターンでは、ハローではなく、スポット状のパターンが観察される。このため、室温成膜したIGZO膜は、結晶状態でもなく、非晶質状態でもない、中間状態であり、非晶質状態であると結論することはできないと推定される。
[0592]
CAAC−OSは、c軸配向性を有し、かつa−b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
[0593]
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形等の格子配列を有する場合がある。なお、CAAC−OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリーともいう)を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC−OSが、a−b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化すること等によって、歪みを許容することができるためと考えられる。
[0594]
なお、明確な結晶粒界(グレインバウンダリー)が確認される結晶構造は、いわゆる多結晶(polycrystal)と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、又は電界効果移動度の低下を引き起こす可能性が高い。よって、明確な結晶粒界が確認されないCAAC−OSは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、CAAC−OSを構成するには、Znを有する構成が好ましい。例えば、In−Zn酸化物、及びIn−Ga−Zn酸化物は、In酸化物よりも結晶粒界の発生を抑制できるため好適である。
[0595]
また、CAAC−OSは、インジウム、及び酸素を有する層(以下、In層)と、元素M、亜鉛、及び酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能であり、(M,Zn)層の元素Mがインジウムと置換した場合、(In,M,Zn)層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In,M)層と表すこともできる。
[0596]
CAAC−OSは結晶性の高い酸化物半導体である。一方、CAAC−OSは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成等によって低下する場合があるため、CAAC−OSは不純物や欠陥(酸素欠損等)の少ない酸化物半導体ともいえる。従って、CAAC−OSを有する酸化物半導体は、物理的性質が安定する。そのため、CAAC−OSを有する酸化物半導体は熱に強く、信頼性が高い。また、CAAC−OSは、製造工程における高い温度(所謂サーマルバジェット)に対しても安定である。したがって、OSトランジスタにCAAC−OSを用いると、製造工程の自由度を広げることが可能となる。
[0597]
nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。
[0598]
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a−like OSは、鬆又は低密度領域を有する。即ち、a−like OSは、nc−OS及びCAAC−OSと比べて、結晶性が低い。
[0599]
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a−like OS、nc−OS、CAAC−OSのうち、二種以上を有していてもよい。
[0600]
<酸化物半導体を有するトランジスタ>
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
[0601]
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
[0602]
また、トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性という場合があり、また、真性又は実質的に真性という場合がある。
[0603]
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
[0604]
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
[0605]
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
[0606]
<不純物>
ここで、酸化物半導体中における各不純物の影響について説明する。
[0607]
酸化物半導体において、第14族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法(SIMS)により取得される濃度)を、2×10 18atoms/cm 以下、好ましくは2×10 17atoms/cm 以下とする。
[0608]
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより取得される酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、1×10 18atoms/cm 以下、好ましくは2×10 16atoms/cm 以下にする。
[0609]
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、SIMSにおいて、5×10 19atoms/cm 未満、好ましくは5×10 18atoms/cm 以下、より好ましくは1×10 18atoms/cm 以下、さらに好ましくは5×10 17atoms/cm 以下とする。
[0610]
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、SIMSにより取得される水素濃度を、1×10 20atoms/cm 未満、好ましくは1×10 19atoms/cm 未満、より好ましくは5×10 18atoms/cm 未満、さらに好ましくは1×10 18atoms/cm 未満とする。
[0611]
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
[0612]
本実施の形態に示した構成例は、互いに適宜組み合わせることができる。また、本実施の形態は、本明細書で示す他の実施の形態等と適宜組み合わせることができる。
[0613]
本明細書に記載の実施の形態(又は実施例)は、図面を参照しながら説明している。但し、実施の形態(又は実施例)は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し取得することは当業者であれば容易に理解される。従って、本発明は、実施の形態(又は実施例)の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成(又は実施例の構成)において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図等において、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
[0614]
本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値等に限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつき等を含むことが可能である。
[0615]
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“_1”、“[n]”、“[m,n]”等の識別用の符号を付記して記載する場合がある。
[0616]
本明細書等において、「電気的に接続」には、直接接続している場合と、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
[0617]
本明細書等において、「抵抗素子」とは、抵抗値を有する回路素子、配線等とする。そのため、本明細書等において、「抵抗素子」は、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、コイル等を含むものとする。そのため、「抵抗素子」という用語は、「抵抗」「負荷」「抵抗値を有する領域」等の用語に言い換えることができ、逆に「抵抗」「負荷」「抵抗値を有する領域」という用語は、「抵抗素子」等の用語に言い換えることができる。抵抗値としては、例えば、好ましくは1mΩ以上10Ω以下、より好ましくは5mΩ以上5Ω以下、更に好ましくは10mΩ以上1Ω以下とすることができる。また、例えば、1Ω以上1×10 Ω以下としてもよい。
[0618]
本明細書等において、「容量素子」とは、静電容量の値を有する回路素子、静電容量の値を有する配線の領域、寄生容量、トランジスタのゲート容量等とする。そのため、本明細書等において、「容量素子」は、1対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけでなく、配線と配線との間に現れる寄生容量、トランジスタのソース又はドレインの一方とゲートとの間に現れるゲート容量等を含むものとする。また、「容量素子」「寄生容量」「ゲート容量」等という用語は、「容量」等の用語に言い換えることができ、逆に、「容量」という用語は、「容量素子」「寄生容量」「ゲート容量」等の用語に言い換えることができる。また、「容量」の「1対の電極」という用語は、「1対の導電体」「1対の導電領域」「1対の領域」等に言い換えることができる。なお、静電容量の値としては、例えば、0.05fF以上10pF以下とすることができる。また、例えば、1pF以上10μF以下としてもよい。
[0619]
本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
[0620]
本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位(接地電位)とすると、「電圧」を「電位」に言い換えることができる。グラウンド電位は必ずしも0Vを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
[0621]
本明細書等において、「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第2」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
[0622]
本明細書等において、「上に」、「下に」等の配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを180度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
[0623]
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層A上の電極B」の表現であれば、絶縁層Aの上に電極Bが直接接して形成されている必要はなく、絶縁層Aと電極Bとの間に他の構成要素を含むものを除外しない。
[0624]
本明細書等において、「膜」、「層」等の語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」等の語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
[0625]
本明細書等において「電極」「配線」「端子」等の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合等も含む。また、例えば、「端子」は「配線」や「電極」の一部として用いられることがあり、その逆もまた同様である。更に、「端子」の用語は、複数の「電極」「配線」「端子」等が一体となって形成されている場合等も含む。そのため、例えば、「電極」は「配線」又は「端子」の一部とすることができ、また、例えば、「端子」は「配線」又は「電極」の一部とすることができる。また、「電極」「配線」「端子」等の用語は、場合によって、「領域」等の用語に置き換える場合がある。
[0626]
本明細書等において、「配線」、「信号線」、「電源線」等の用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」等の用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」等の用語を、「配線」という用語に変更することが可能な場合がある。「電源線」等の用語は、「信号線」等の用語に変更することが可能な場合がある。また、その逆も同様で「信号線」等の用語は、「電源線」等の用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」等という用語に変更することが可能な場合がある。また、その逆も同様で、「信号」等の用語は、「電位」という用語に変更することが可能な場合がある。
[0627]
ニューラルネットワークにおいて、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼ぶ場合がある。
[0628]
本明細書等において、金属酸化物(metal oxide)とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体(透明酸化物導電体を含む)、酸化物半導体(Oxide Semiconductor又は単にOSともいう)等に分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼ぶ場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも1つを有するトランジスタのチャネル形成領域を構成し取得する場合、当該金属酸化物を、金属酸化物半導体(metal oxide semiconductor)、略してOSと呼ぶことができる。また、OS FET、又はOSトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
[0629]
また、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。
実施例
[0630]
本実施例では、実施の形態1に示す検査方法を用いて、SEM画像の機械による良否判定を行った例を示す。
[0631]
図29に本実施例で用いたジェネレータ100の構成を示す。
[0632]
本実施例のジェネレータ100はConvolutional Autoencoderであり、層L1乃至層L8で構成される。層L1乃至層L4は畳み込み層であり、エンコーダとして機能する。また、層L5乃至層L8は逆畳み込み層であり、デコーダとして機能する。層L1乃至L7は、その出力部分に層h1を有し、層L8はその出力部分に層h2を有する。層h1は、畳み込み(又は逆畳み込み)を行ったデータに対して、Batch Normalizationを行い、Leaky relu関数を適用する。層h2は、逆畳み込みを行ったデータに対して、シグモイド関数を適用する。画像120が層L1に入力され、層L8から画像112が出力される。
[0633]
ジェネレータ100を構成する各層のパラメータを表1に示す。表1において、channel(i)は入力チャンネル数、channel(o)は出力チャンネル数、kernelはフィルター(カーネルとも言う)のサイズ数、strideはストライドの値、padはパディングの値をそれぞれ表す。
[0634]
[表1]


[0635]
実施の形態1に記載の方法で、ジェネレータ100の学習を行った。教師データ101として、半導体デバイスの配線形状を撮影した1024枚のSEM画像を用いた。バッチサイズは128枚、画像の解像度は224×224pixとし、画像112と画像120の平均二乗誤差が一定値に落ちつくまで学習を行った。
[0636]
次に、上記学習済みのジェネレータ100を用いて、実施の形態1に記載の方法で128枚のSEM画像の良否判定を行った。
[0637]
図30は、検査画像(図5Aの検査画像110に相当)と、ジェネレータ100の生成画像(図5Aの画像112に相当)と、またこれら2つの画像の差分画像(図5Cの画像116に相当)をそれぞれ表している。
[0638]
図30のAに示す検査画像は、良品画像である。検査画像と生成画像との間に違いは少なく、差分画像は白で表示された箇所が少ない。
[0639]
図30のBに示す検査画像は、配線の上にエッチング残渣と思われる異物が確認されている。差分画像をみると、異物に該当する箇所が白で表示されていることがわかる。
[0640]
図30のCに示す検査画像は、配線の中央部分の一部に空洞が確認される。差分画像をみると、空洞に該当する箇所が白で表示されていることがわかる。
[0641]
図30のDに示す検査画像は、中央の配線が良品より太くなっていることが確認される。差分画像をみると、太くなった配線に該当する箇所が白で表示されていることがわかる。
[0642]
図30のEに示す検査画像は、配線の周囲(下地に相当する部分)に異常な模様が確認される。差分画像をみると、異常な模様に該当する箇所が白で表示されていることがわかる。
[0643]
以上、図30に示す結果より、検査画像に含まれる異常箇所が、生成画像との差をとることによって抽出できることが確認された。
[0644]
次に、取得した差分画像の外れ値検出を行い、機械による良否判定を行った。外れ値検出にはOneClassSVM法を用いた。判定結果を下表に示す。
[0645]
[表2]


[0646]
判定結果の精度は、(46+58)/128=0.81であった。
[0647]
図31Aは、図30のBに示す検査画像である。図31Bは、図30のBに示す検査画像と、図30のBに示す差分画像を合成させたものである。このように2つの画像を並べることで、ユーザーに異常箇所をわかり易く提示することができる。
[0648]
次に、比較として、図4及び図5Bに示すステップS25(平滑化処理)を行わずに、差分画像を取得した場合の例を図32に示す。図32に示す検査画像と生成画像は図30と同一である。
[0649]
図32の差分画像をみると、どれも全体的に白の画素が多く存在し、どこに異常箇所があるか特定することが難しいことがわかる。
[0650]
図30の差分画像と同様に、図32の差分画像についても、機械による良否判定を行った。判定結果を下表に示す。
[0651]
[表3]


[0652]
判定結果の精度は、(25+38)/128=0.49であった。
[0653]
以上の結果より、検査画像と生成画像の差分を取る前に、平滑化処理を行うことで、良否判定の精度が向上することが確認された。
[0654]
本実施例は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

符号の説明

[0655]
10:電子顕微鏡、11:電子銃、12:集束レンズ、13:対物レンズ、14:走査コイル、15:検出器、16:ステージ、17:電子線、18:試料、19:信号電子、20:PC、21:入出力装置、30:サーバー、31:CPU、32:AIチップ、33:主記憶装置、34:補助記憶装置、35:バス、40:計算機、50:コンピュータ断層撮影装置、51:ガントリ、52:クレードル、61:開口部、62:被検体、71:X線管、72:検出器、80:画像処理装置、100:ジェネレータ、101:教師データ、101a:教師データ、101b:教師データ、101c:教師データ、102:データ、103:学習結果、103a:学習結果、103b:学習結果、103c:学習結果、110:検査画像、111:異常箇所、112:画像、113:画像、114:画像、115:画像、116:画像、117:画像、120:画像、121:領域、122:領域、130:分類器、131:画像データ、132:ラベル、133:学習結果、134:データ、200:ニューラルネットワーク、210:核磁気共鳴装置、211:ガントリ、212:クレードル、221:開口部、222:被検体、231:コイル、300:トランジスタ、311:基板、313:半導体領域、314a:低抵抗領域、314b:低抵抗領域、315:絶縁体、316:導電体、320:絶縁体、322:絶縁体、324:絶縁体、326:絶縁体、328:導電体、330:導電体、350:絶縁体、352:絶縁体、354:絶縁体、356:導電体、360:絶縁体、362:絶縁体、364:絶縁体、366:導電体、370:絶縁体、372:絶縁体、374:絶縁体、376:導電体、380:絶縁体、382:絶縁体、384:絶縁体、386:導電体、402:絶縁体、404:絶縁体、500:トランジスタ、503:導電体、503a:導電体、503b:導電体、510:絶縁体、512:絶縁体、514:絶縁体、516:絶縁体、518:導電体、520:絶縁体、522:絶縁体、524:絶縁体、530:酸化物、530a:酸化物、530b:酸化物、530c:酸化物、530c1:酸化物、530c2:酸化物、540:導電体、540a:導電体、540b:導電体、542a:導電体、542b:導電体、543a:領域、543b:領域、544:絶縁体、546:導電体、548:導電体、550:絶縁体、552:絶縁体、560:導電体、560a:導電体、560b:導電体、574:絶縁体、580:絶縁体、581:絶縁体、582:絶縁体、586:絶縁体、600:容量素子、600A:容量素子、600B:容量素子、610:導電体、611:導電体、612:導電体、620:導電体、630:絶縁体、631:絶縁体、650:絶縁体、651:絶縁体、1400:記憶装置、1411:周辺回路、1420:行回路、1430:列回路、1440:出力回路、1460:コントロールロジック回路、1470:メモリセルアレイ、1471:メモリセル、1472:メモリセル、1473:メモリセル、1474:メモリセル、1475:メモリセル、1476:メモリセル、1477:メモリセル、1478:メモリセル

請求の範囲

[請求項1]
 電子顕微鏡と、画像処理装置と、計算機と、を有し、
 前記電子顕微鏡は、試料の表面形状に対応する信号を発生させる機能を有し、
 前記画像処理装置は、前記信号に対応する第1の画像を生成する機能を有し、
 前記計算機は、前記第1の画像を基にして第2の画像を取得する機能を有し、
 前記計算機は、前記第1の画像に対して平滑化処理を行うことにより、第3の画像を取得する機能を有し、
 前記計算機は、前記第2の画像に対して平滑化処理を行うことにより、第4の画像を取得する機能を有し、
 前記計算機は、前記第3の画像と、前記第4の画像と、の差分をとることにより、第5の画像を取得する機能を有する検査装置。
[請求項2]
 請求項1において、
 前記計算機は、ニューラルネットワークが構成された回路を有し、
 前記計算機は、前記ニューラルネットワークにより、前記第1の画像を基にして前記第2の画像を取得する機能を有する検査装置。
[請求項3]
 請求項1又は2において、
 前記第3の画像は、第1の画素値によって表され、
 前記第4の画像は、第2の画素値によって表され、
 前記第5の画像は、第3の画素値によって表され、
 前記計算機は、前記第1の画素値と、前記第2の画素値と、の差分をとることにより、前記第3の画素値を取得する機能を有し、
 前記計算機は、前記第3の画素値を基に、第4の画素値を取得する機能を有し、
 前記第4の画素値は、前記第3の画素値が閾値以上である場合は、第1の値となり、
 前記第4の画素値は、前記第3の画素値が前記閾値未満である場合は、第2の値となる検査装置。
[請求項4]
 請求項3において、
 前記計算機は、前記第4の画素値によって表される第6の画像の外れ値検出を行うことにより、前記第6の画像を、異常データ又は正常データに分類する機能を有する検査装置。
[請求項5]
 請求項4において、
 前記計算機は、入出力装置を有し、
 前記計算機は、前記外れ値検出を行うことにより、前記第6の画像の異常度を算出する機能を有し、
 前記計算機は、複数の前記第1の画像のそれぞれに対して、前記第6の画像を取得して、取得した前記第6の画像のそれぞれに対して前記異常度を算出する機能を有し、
 前記入出力装置は、前記異常度の順に、前記第6の画像に対応する前記第1の画像を並べて表示する機能を有する検査装置。
[請求項6]
 請求項5において、
 前記入出力装置は、前記第1の画像に前記第6の画像を合成させた第7の画像を表示する機能を有する検査装置。
[請求項7]
 請求項1乃至6のいずれか一項において、
 前記第1の画像が、異常箇所を含む場合、前記第1の画像を基に前記計算機が取得した前記第2の画像は、前記異常箇所を含まない検査装置。
[請求項8]
 請求項2乃至7のいずれか一項において、
 前記ニューラルネットワークが構成された回路は、チャネル形成領域に金属酸化物を用いたトランジスタを有する検査装置。
[請求項9]
 計算機と、電子顕微鏡と、を有する検査装置を用いた検査方法であって、
 前記電子顕微鏡が撮影した第1の画像を、前記計算機が取得し、
 前記計算機が、前記第1の画像を基にして第2の画像を取得し、
 前記計算機が、前記第1の画像に対して平滑化処理を行うことにより第3の画像を取得し、また前記第2の画像に対して平滑化処理を行うことにより第4の画像を取得し、
 前記計算機が、前記第3の画像と、前記第4の画像と、の差分をとることにより、第5の画像を取得する検査方法。
[請求項10]
 請求項9において、
 前記計算機は、ニューラルネットワークが構成された回路を有し、
 前記計算機は、前記ニューラルネットワークにより、前記第1の画像を基にして前記第2の画像を取得する検査方法。
[請求項11]
 請求項9又は10において、
 前記計算機が、前記第3の画像を表す第1の画素値と、前記第4の画像を表す第2の画素値と、の差分を取得することにより、前記第5の画像を表す第3の画素値を取得し、
 前記計算機が、前記第3の画素値が閾値以上である場合は第1の値となり、前記閾値未満である場合は第2の値となる第4の画素値を取得する検査方法。
[請求項12]
 請求項11において、
 前記計算機が、前記第4の画素値によって表される第6の画像の外れ値検出を行うことにより、前記第6の画像を、異常データ又は正常データに分類する検査方法。
[請求項13]
 請求項12において、
 前記計算機は、入出力装置を有し、
 前記計算機が、複数の前記第1の画像のそれぞれに対して、前記第6の画像を取得して、取得した前記第6の画像の前記外れ値検出を行うことにより、前記第6の画像のそれぞれに対して異常度を算出し、
 前記入出力装置が、前記異常度の順に、前記第6の画像に対応する前記第1の画像を並べて表示する検査方法。
[請求項14]
 請求項13において、
 前記入出力装置が、前記第1の画像に前記第6の画像を合成させた第7の画像を表示する検査方法。
[請求項15]
 請求項9乃至14のいずれか一項において、
 前記第1の画像が、異常箇所を含む場合、前記第1の画像を基に前記計算機が取得する前記第2の画像は、前記異常箇所を含まない検査方法。
[請求項16]
 請求項10乃至15のいずれか一項において、
 前記ニューラルネットワークが構成された回路は、チャネル形成領域に金属酸化物を用いたトランジスタを有する検査方法。

図面

[ 図 1]

[ 図 2]

[ 図 3A]

[ 図 3B]

[ 図 3C]

[ 図 4]

[ 図 5A]

[ 図 5B]

[ 図 5C]

[ 図 6A]

[ 図 6B]

[ 図 7A]

[ 図 7B]

[ 図 8]

[ 図 9]

[ 図 10A]

[ 図 10B]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17A]

[ 図 17B]

[ 図 18A]

[ 図 18B]

[ 図 18C]

[ 図 18D]

[ 図 18E]

[ 図 18F]

[ 図 18G]

[ 図 18H]

[ 図 19]

[ 図 20]

[ 図 21A]

[ 図 21B]

[ 図 21C]

[ 図 22A]

[ 図 22B]

[ 図 23]

[ 図 24A]

[ 図 24B]

[ 図 25]

[ 図 26A]

[ 図 26B]

[ 図 26C]

[ 図 27A]

[ 図 27B]

[ 図 27C]

[ 図 28A]

[ 図 28B]

[ 図 28C]

[ 図 28D]

[ 図 29]

[ 図 30]

[ 図 31A]

[ 図 31B]

[ 図 32]