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1. WO2020196173 - 半導体集積回路

公開番号 WO/2020/196173
公開日 01.10.2020
国際出願番号 PCT/JP2020/012043
国際出願日 18.03.2020
IPC
H01L 27/088 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
081種類の半導体構成部品だけを含むもの
085電界効果構成部品のみを含むもの
088構成部品が絶縁ゲートを有する電界効果トランジスタであるもの
H02J 7/00 2006.01
H電気
02電力の発電,変換,配電
J電力給電または電力配電のための回路装置または方式;電気エネルギーを蓄積するための方式
7電池の充電または減極または電池から負荷への電力給電のための回路装置
G06F 1/26 2006.01
G物理学
06計算;計数
F電気的デジタルデータ処理
1グループG06F3/00~G06F13/00およびG06F21/00に包含されないデータ処理装置の細部
26電力供給手段,例.電源の安定化
出願人
  • ローム株式会社 ROHM CO., LTD. [JP]/[JP]
発明者
  • 宮長 晃一 MIYANAGA Koichi
代理人
  • 森下 賢樹 MORISHITA Sakaki
優先権情報
2019-05450422.03.2019JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR INTEGRATED CIRCUIT
(FR) CIRCUIT INTÉGRÉ À SEMI-CONDUCTEUR
(JA) 半導体集積回路
要約
(EN)
A semiconductor integrated circuit 600 includes a plurality of terminal circuits 610_1-610_N corresponding to a plurality of object pins P1-P#. Each of the plurality of terminal circuits 610_1-610_N includes a first resistor R1 and a first transistor M1 that are provided in series between the corresponding object pin P# and ground. A second resistor R2 is provided between the corresponding object pin P# and a control electrode of the first transistor M1. An enable circuit 620 has an output node 622 connected to the control electrode of the first transistor M1; (i) a current Is is sinked from the output node 622 when an enable pin EN is in a first state, and (ii) the output node 622 is fixed low when the enable pin is in a second state.
(FR)
L'invention porte sur un circuit intégré à semi-conducteur qui comprend une pluralité de circuits de borne 610_1-610_N correspondant à une pluralité de broches d'objet P1-P#. La pluralité de circuits de borne 610_1-610_N comprennent chacun une première résistance R1 et un premier transistor M1 qui sont disposés en série entre la broche d'objet correspondante P# et la masse. Une seconde résistance R2 est disposée entre la broche d'objet correspondante P# et une électrode de commande du premier transistor M1. Un circuit de validation 620 a un nœud de sortie 622 connecté à l'électrode de commande du premier transistor M1; (i) un courant Is est absorbé en provenance du nœud de sortie 622 quand une broche de validation EN est dans un premier état, et (ii) le nœud de sortie 622 est fixé au niveau bas quand la broche de validation est dans un second état.
(JA)
半導体集積回路600は、複数の対象ピンP1~P#に対応する複数の終端回路610_1~610_Nを備える。複数の終端回路610_1~610_Nはそれぞれ、対応する対象ピンP#と接地の間に直列に設けられた第1抵抗R1および第1トランジスタM1を備える。対応する対象ピンP#と第1トランジスタM1の制御電極の間には、第2抵抗R2が設けられる。イネーブル回路620は、その出力ノード622が第1トランジスタM1の制御電極と接続されており、(i)イネーブルピンENが第1状態であるとき、出力ノード622から電流Isをシンクし、(ii)イネーブルピンが第2状態であるとき、出力ノード622をローに固定する。
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