処理中

しばらくお待ちください...

PATENTSCOPE は、メンテナンスのため次の日時に数時間サービスを休止します。サービス休止: 土曜日 31.10.2020 (7:00 午前 CET)
設定

設定

出願の表示

1. WO2020189045 - メモリ制御回路

公開番号 WO/2020/189045
公開日 24.09.2020
国際出願番号 PCT/JP2020/003476
国際出願日 30.01.2020
IPC
G11C 13/00 2006.01
G物理学
11情報記憶
C静的記憶
13G11C11/00,G11C23/00,またはG11C25/00に包含されない記憶素子の使用によって特徴づけられたデジタル記憶装置
出願人
  • ソニーセミコンダクタソリューションズ株式会社 SONY SEMICONDUCTOR SOLUTIONS CORPORATION [JP]/[JP]
発明者
  • 寺田 晴彦 TERADA, Haruhiko
  • 柴原 禎之 SHIBAHARA, Yoshiyuki
  • 森 陽太郎 MORI, Yotaro
代理人
  • 丸島 敏一 MARUSHIMA, Toshikazu
優先権情報
2019-05058419.03.2019JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) MEMORY CONTROL CIRCUIT
(FR) CIRCUIT DE COMMANDE DE MÉMOIRE
(JA) メモリ制御回路
要約
(EN)
The purpose of the present invention is to reduce the withstand voltage for a gate voltage and maximum amplitude in a circuit that selects a memory cell and applies a prescribed voltage to both ends thereof. The memory control circuit comprises a multi-stage memory decoder for selecting a specific cell in a memory in accordance with a specified address and applying a prescribed voltage to both ends thereof. At least one stage in the multi-stage memory decoder comprises four transistors. The first and second transistors are each provided in accordance with a value written to a specific cell. The third and fourth transistors are provided for putting a specific cell into a non-selected state.
(FR)
Le but de la présente invention est de réduire la tension de tenue pour une tension de grille et une amplitude maximale dans un circuit qui sélectionne une cellule de mémoire et applique une tension prescrite aux deux extrémités de celle-ci. Le circuit de commande de mémoire comprend un décodeur de mémoire à plusieurs étages pour sélectionner une cellule spécifique dans une mémoire en fonction d'une adresse spécifiée et appliquer une tension prescrite aux deux extrémités de celle-ci. Au moins un étage du décodeur de mémoire à étages multiples comprend quatre transistors. Les premier et second transistors sont chacun prévus en fonction d'une valeur écrite sur une cellule spécifique. Les troisième et quatrième transistors sont prévus pour mettre une cellule spécifique dans un état non sélectionné.
(JA)
メモリのセルを選択してその両端に所定の電圧を印加する回路において、ゲート電圧の耐圧および最大振幅を低下させる。 メモリ制御回路は、指定アドレスに従ってメモリの特定のセルを選択してその両端に所定の電圧を印加するための複数段のメモリデコーダを備える。複数段のメモリデコーダのうちの少なくとも1段は、以下の4つのトランジスタを備える。第1および第2のトランジスタは、特定のセルに書き込む値に応じてそれぞれ設けられたものである。第3および第4のトランジスタは、特定のセルを非選択状態にするために設けられたものである。
国際事務局に記録されている最新の書誌情報