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1. WO2020188919 - 増幅回路

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明 細 書

発明の名称 増幅回路

技術分野

0001  

背景技術

0002   0003  

先行技術文献

特許文献

0004  

発明の概要

発明が解決しようとする課題

0005  

課題を解決するための手段

0006   0007   0008  

発明の効果

0009  

図面の簡単な説明

0010  

発明を実施するための形態

0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154   0155   0156   0157   0158   0159   0160   0161   0162   0163   0164   0165   0166   0167   0168   0169   0170   0171   0172   0173   0174   0175   0176   0177   0178   0179   0180   0181   0182   0183   0184   0185   0186   0187   0188   0189   0190   0191   0192   0193   0194   0195   0196   0197   0198   0199   0200   0201   0202   0203   0204   0205   0206   0207   0208   0209   0210   0211   0212   0213   0214   0215   0216   0217   0218   0219   0220   0221   0222   0223   0224   0225   0226   0227   0228   0229   0230   0231   0232   0233   0234   0235   0236   0237   0238   0239   0240   0241   0242   0243   0244   0245   0246   0247   0248   0249   0250   0251   0252   0253   0254   0255   0256   0257   0258   0259   0260   0261   0262   0263   0264   0265   0266   0267   0268   0269   0270   0271   0272   0273   0274   0275   0276   0277   0278   0279   0280   0281   0282   0283   0284   0285   0286   0287   0288   0289   0290   0291   0292   0293   0294   0295   0296   0297   0298   0299   0300   0301   0302   0303   0304   0305   0306   0307   0308   0309   0310   0311   0312   0313   0314   0315   0316   0317   0318   0319   0320   0321   0322   0323   0324   0325   0326   0327   0328   0329   0330   0331   0332   0333   0334   0335   0336   0337   0338   0339   0340   0341   0342   0343   0344   0345   0346   0347   0348   0349   0350   0351   0352   0353   0354   0355   0356   0357   0358   0359   0360   0361   0362   0363   0364   0365   0366   0367   0368   0369   0370   0371   0372   0373   0374   0375   0376   0377   0378   0379   0380   0381   0382   0383   0384   0385   0386   0387   0388   0389   0390   0391   0392   0393   0394   0395   0396   0397   0398   0399   0400   0401   0402   0403   0404   0405   0406   0407   0408   0409   0410   0411   0412   0413   0414   0415   0416   0417   0418   0419   0420   0421   0422   0423   0424   0425   0426   0427   0428   0429   0430   0431   0432   0433   0434   0435   0436   0437   0438   0439   0440   0441   0442   0443  

符号の説明

0444  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25   26  

図面

1A   1B   1C   1D   2   3   4   5   6   7   8A   8B   8C   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25   26   27   28   29   30   31   32   33   34   35   36   37   38   39   40   41   42   43   44   45   46   47   48   49   50   51   52   53   54   55   56   57   58   59  

明 細 書

発明の名称 : 増幅回路

技術分野

[0001]
 本発明は、増幅回路に関し、特に入力端子に入力された信号を増幅して出力端子に出力する増幅回路に関する。

背景技術

[0002]
 電子回路において、出力インピーダンスが低く、出力負荷の駆動力が大きい増幅回路が要求されている。このような増幅回路として、例えばスーパーソースフォロワ(Super Source Follower、SSF)が知られている。SSF回路は、インバーテッドダーリントン回路において、バイポーラトランジスタ(Bipolar Junction Transistor、BJT)を電界効果トランジスタ(Field Effect Transistor、FET)に置き換えたものである。
[0003]
 特許文献1は、入力トランジスタと、電流源負荷トランジスタと、PMOSで構成された電流源トランジスタと、PMOSで構成されたフィードバックトランジスタと、により構成されたSSF回路を開示している。また、特許文献2は、従来技術よりもさらに低出力インピーダンスのAB級SSFを開示している。

先行技術文献

特許文献

[0004]
特許文献1 : 特開2013-179077号公報
特許文献2 : 国際公開第2019-107084号

発明の概要

発明が解決しようとする課題

[0005]
 しかしながら、SSF回路などの大駆動力の増幅回路では、出力波形の立上及び立下に大きなオーバシュート及びアンダシュートが発生し、立上セトリング時間及び立下セトリング時間が長くなる。本発明は、このような課題を解決するためになされたものであり、立上セトリング時間及び立下セトリング時間を短縮することができる増幅回路を得ることを目的とする。

課題を解決するための手段

[0006]
 本発明の一態様は、入力端子に入力された信号を増幅して出力端子に出力する増幅回路を提供する。増幅回路は、第1導電型の第1トランジスタと、第1導電型と異なる第2導電型の第2トランジスタと、第3導電型の電界効果トランジスタである第3トランジスタと、第3導電型と異なる第4導電型の電界効果トランジスタである第4トランジスタと、を備える。第1トランジスタは、制御端子と、第1電位に接続された第1端子と、出力端子に接続された第2端子と、を有する。第2トランジスタは、入力端子に接続された制御端子と、出力端子に接続された第1端子と、第1トランジスタの制御端子に接続された第2端子と、を有する。第3トランジスタは、第1固定電位に接続されたゲートと、第2電位に接続されたソースと、出力端子に接続されたドレインと、を有する。第4トランジスタは、第1トランジスタの制御端子に接続されたゲートと、第2電位に接続されたソースと、出力端子に接続されたドレインと、を有する。
[0007]
 本発明の他の態様は、入力端子に入力された信号を増幅して出力端子に出力する増幅回路を提供する。増幅回路は、第1導電型の第1電界効果トランジスタと、第1導電型と異なる第2導電型の第2電界効果トランジスタと、第2導電型の第3電界効果トランジスタと、第1導電型の第4電界効果トランジスタと、を備える。第1電界効果トランジスタは、ゲートと、第1電位に接続されたソースと、出力端子に接続されたドレインと、を有する。第2電界効果トランジスタは、入力端子に接続されたゲートと、出力端子に接続されたソースと、第1電界効果トランジスタのゲートに接続されたドレインと、を有する。第3電界効果トランジスタは、第1固定電位に接続されたゲートと、第2電位に接続されたソースと、出力端子に接続されたドレインと、を有する。第4電界効果トランジスタは、第1トランジスタの制御端子に接続されたゲートと、第2電位に接続されたソースと、出力端子に接続されたドレインと、を有する。
[0008]
 本発明の更に他の態様は、入力端子に入力された信号を増幅して出力端子に出力する増幅回路を提供する。増幅回路は、第1導電型の第1トランジスタと、第1導電型と異なる第2導電型の第2トランジスタと、第3導電型の電界効果トランジスタである第3トランジスタと、RC回路と、を備える。第1トランジスタは、制御端子と、第1電位に接続された第1端子と、出力端子に接続された第2端子と、を有する。第2トランジスタは、入力端子に接続された制御端子と、出力端子に接続された第1端子と、第1トランジスタの制御端子に接続された第2端子と、を有する。第3トランジスタは、第1固定電位に接続されたゲートと、第2電位に接続されたソースと、出力端子に接続されたドレインと、を有する。RC回路は、出力端子、入力端子、及び第1電位のうちのいずれかと、第2トランジスタの第2端子と、の間に直列に接続される。

発明の効果

[0009]
 本発明の増幅回路により、立上セトリング時間及び立下セトリング時間を短縮することができる。

図面の簡単な説明

[0010]
[図1A] 本発明の実施の形態1に係る増幅回路の構成を示す図である。
[図1B] 本発明の実施の形態1の第1変形例に係る増幅回路の構成を示す図である。
[図1C] 本発明の実施の形態1の第2変形例に係る増幅回路の構成を示す図である。
[図1D] 帰還P型FET及び帰還N型FETから成るCMOSインバータにおける入力電圧と貫通電流との関係を示すグラフである。
[図2] 駆動FETがN型FETであるソースフォロワ回路の構成を示す図である。
[図3] 図2のソースフォロワ回路の小信号等価回路を示す図である。
[図4] 駆動FETがN型FETであるSSF回路の構成を示す図である。
[図5] 図4のSSF回路の小信号等価回路を示す図である。
[図6] 図1Aの増幅回路の小信号等価回路を示す図である。
[図7] 増幅回路の出力波形を示す模式図である。
[図8A] 本発明の実施の形態2に係る増幅回路の構成を示す図である。
[図8B] 本発明の実施の形態2の第1変形例に係る増幅回路の構成を示す図である。
[図8C] 本発明の実施の形態2の第2変形例に係る増幅回路の構成を示す図である。
[図9] 駆動FETがP型FETであるソースフォロワ回路の構成を示す図である。
[図10] 図9のソースフォロワ回路の小信号等価回路を示す図である。
[図11] 駆動FETがP型FETであるSSF回路の構成を示す図である。
[図12] 図11のSSF回路の小信号等価回路を示す図である。
[図13] 図8Aの増幅回路の小信号等価回路を示す図である。
[図14] 本発明の実施の形態3に係る増幅回路の構成を示す図である。
[図15] 図14の増幅回路の小信号等価回路を示す図である。
[図16] 本発明の実施の形態4に係る増幅回路の構成を示す図である。
[図17] 図16の増幅回路の小信号等価回路を示す図である。
[図18] 本発明の実施の形態5に係る増幅回路の構成を示す図である。
[図19] 図18の増幅回路の小信号等価回路を示す図である。
[図20] 本発明の実施の形態6に係る増幅回路の構成を示す図である。
[図21] 図20の増幅回路の小信号等価回路を示す図である。
[図22] 本発明の実施の形態7に係る増幅回路の構成を示す図である。
[図23] 駆動FETがN型FETであるFET入力ID回路の構成を示す図である。
[図24] 図23のFET入力ID回路の小信号等価回路を示す図である。
[図25] 図22の増幅回路の小信号等価回路を示す図である。
[図26] 本発明の実施の形態8に係る増幅回路の構成を示す図である。
[図27] 駆動FETがP型FETであるFET入力ID回路の構成を示す図である。
[図28] 図27のFET入力ID回路の小信号等価回路を示す図である。
[図29] 図26の増幅回路の小信号等価回路を示す図である。
[図30] 本発明の実施の形態9に係る増幅回路の構成を示す図である。
[図31] 駆動BJTがNPN型BJTであるエミッタフォロワ回路の構成を示す図である。
[図32] 図31のエミッタフォロワ回路の小信号等価回路を示す図である。
[図33] 駆動BJTがNPN型BJTであるID回路の構成を示す図である。
[図34] 図33のID回路の小信号等価回路を示す図である。
[図35] 図30の増幅回路の小信号等価回路を示す図である。
[図36] 本発明の実施の形態10に係る増幅回路の構成を示す図である。
[図37] 駆動BJTがPNP型BJTであるエミッタフォロワ回路の構成を示す図である。
[図38] 図37のエミッタフォロワ回路の小信号等価回路を示す図である。
[図39] 駆動BJTがPNP型BJTであるID回路の構成を示す図である。
[図40] 図39のID回路の小信号等価回路を示す図である。
[図41] 図36の増幅回路の小信号等価回路を示す図である。
[図42] 本発明の実施の形態11に係る増幅回路の構成を示す図である。
[図43] 本発明の実施の形態11に係る増幅回路の構成を示す図である。
[図44] 本発明の実施の形態11に係る増幅回路の構成を示す図である。
[図45] 本発明の実施の形態11に係る増幅回路の構成を示す図である。
[図46] 本発明の実施の形態11に係る増幅回路の構成を示す図である。
[図47] 本発明の実施の形態11に係る増幅回路の構成を示す図である。
[図48] 本発明の実施の形態12に係る増幅回路の構成を示す図である。
[図49] 本発明の実施の形態12に係る増幅回路の構成を示す図である。
[図50] 本発明の実施の形態12に係る増幅回路の構成を示す図である。
[図51] 本発明の実施の形態12に係る増幅回路の構成を示す図である。
[図52] 本発明の実施の形態12に係る増幅回路の構成を示す図である。
[図53] 本発明の実施の形態12に係る増幅回路の構成を示す図である。
[図54] 本発明の実施の形態13に係る増幅回路の構成を示す図である。
[図55] 本発明の実施の形態13に係る増幅回路の構成を示す図である。
[図56] 本発明の実施の形態13に係る増幅回路の構成を示す図である。
[図57] 本発明の実施の形態13に係る増幅回路の構成を示す図である。
[図58] 本発明の実施の形態13に係る増幅回路の構成を示す図である。
[図59] 本発明の実施の形態13に係る増幅回路の構成を示す図である。

発明を実施するための形態

[0011]
 本発明の実施の形態に係る増幅回路について、図面を参照しながら以下に説明する。各実施の形態において、同一又は同様の構成部分については同じ符号を付して、説明を省略する。また、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするため、既によく知られた事項の詳細説明及び実質的に同一の構成に対する重複説明を省略する場合がある。また、以下の説明及び図面の内容は、特許請求の範囲に記載の主題を限定することを意図するものではない。各実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることもできる。
[0012]
実施の形態1.
[1-1.構成]
 図1Aは、本発明の実施の形態1に係る増幅回路100の構成を示す図である。増幅回路100は、ソースフォロワ回路の一形態である。増幅回路100は、例えばイメージセンサを駆動する電子回路に採用可能である。
[0013]
 増幅回路100は、駆動N型FET101、負荷FET102、電流源FET103、帰還P型FET104及び帰還N型FET105を備える。駆動N型FET101、負荷FET102及び帰還N型FET105は、N型FETで構成されている。電流源FET103及び帰還P型FET104は、P型FETで構成されている。
[0014]
 ここで、FETの導電型を表す「N型」及び「P型」は、本発明の「第1導電型」、「第2導電型」、「第3導電型」、及び「第4導電型」の一例である。第1導電型がN型であり、第2導電型がP型であってもよいし、その逆であってもよい。また、第3導電型がN型であり、第4導電型がP型であってもよいし、その逆であってもよい。
[0015]
 負荷FET102のソースはGNDに接続され、ドレインは駆動N型FET101のソースに接続されている。電流源FET103のドレインは駆動N型FET101のドレインに接続され、電流源FET103のソースは電源に接続されている。すなわち、電流源FET103と、駆動N型FET101と、負荷FET102とは、電源-GND間に直列に配置されている。
[0016]
 なお、上記の「電源」は電源端子又は電源電位を表し、「GND」は接地電位を表す。「電源」及び「GND」は、本発明の「第1電位」及び「第2電位」の一例である。第1電位が電源であり、第2電位がGNDであってもよいし、その逆であってもよい。
[0017]
 駆動N型FET101のゲートには、増幅回路100の入力端子INが接続されている。負荷FET102のゲートには、固定電位V1が入力される。これにより、負荷FET102は定電流源として機能する。
[0018]
 なお、FETの「ゲート」、「ソース」、及び「ドレイン」は、それぞれ本発明の「制御端子」、「第1端子」、及び「第2端子」の一例である。
[0019]
 駆動N型FET101のソースと負荷FET102のドレインとの接続点は、出力端子OUTに接続されている。
[0020]
 帰還P型FET104のソースは電源に接続され、ドレインは帰還N型FET105のドレインに接続されている。帰還N型FET105のソースは、GNDに接続されている。帰還P型FET104及び帰還N型FET105のゲートは、共に、電流源FET103のドレインと駆動N型FET101のドレインとの接続点に接続されている。
[0021]
 帰還P型FET104のドレインと帰還N型FET105のドレインとの接続点は、出力端子OUTに接続されている。
[0022]
[1-2.小信号動作]
 増幅回路100の小信号動作を、従来のソースフォロワ回路及びSSF回路の小信号動作と比較しながら説明する。
[0023]
 図2は、従来のソースフォロワ回路110の構成を示す図である。図2では、負荷FET102のソースはGNDに接続され、ドレインは駆動N型FET101のソースに接続されている。駆動N型FET101のドレインは電源に接続されている。すなわち、駆動N型FET101と、負荷FET102とは、電源-GND間に直列に配置されている。駆動N型FET101のソースと負荷FET102のドレインとの接続点は、出力端子OUTに接続されている。負荷FET102のゲートは固定電位V1に接続され、負荷FET102は定電流源として機能する。図1Aの増幅回路100と比較すると、ソースフォロワ回路110は、増幅回路100から電流源FET103、帰還P型FET104及び帰還N型FET105を省いた構成を有する。
[0024]
 図3は、図2のソースフォロワ回路110の小信号等価回路を示す図である。ソースフォロワ回路110の出力抵抗は、次の式(1)で表される。
[0025]


 ここで、r dnは駆動N型FET101の出力抵抗、r lnは負荷FET102の出力抵抗、gm dnは駆動N型FET101の相互コンダクタンスである。また、式(1)において、「//」の記号は、次の式(2)で定義されるものである。
[0026]


[0027]
 チャネル長変調が無い理想的なFETでは、r ln→∞、gm dn>>1であるから、式(1)は、次の式(3)のように近似できる。
[0028]


[0029]
 図4は、SSF回路120の構成を示す図である。図4のSSF回路120は、図3のソースフォロワ回路110に電流源FET103及び帰還P型FET104を追加した構成を有する。図1Aの増幅回路100と比較すると、図4のSSF回路120は、増幅回路100から帰還N型FET105を省いた構成を有する。
[0030]
 図5は、図4のSSF回路120の小信号等価回路を示す図である。駆動N型FET101のドレイン及び出力端子におけるキルヒホッフの電流則から、次の式(4)及び式(5)が成り立つ。
[0031]


[0032]


 ここで、V fbは駆動N型FET101のドレイン電圧、r cpは電流源FET103の出力抵抗、gm fbpは帰還P型FET104の相互コンダクタンス、r fbpは帰還P型FET104の出力抵抗である。
[0033]
 V in=0とすると、式(4)及び式(5)から、出力抵抗を次の式(6)のように算出できる。
[0034]


[0035]
 チャネル長変調が無い理想的なFETでは、r ln→∞、r cp→∞、gm dndn>>1、及びgm fbpfbp>>1であるから、式(6)は、次の式(7)のように近似できる。
[0036]


[0037]
 式(7)を式(3)と比較すると、SSF回路120では、出力抵抗がソースフォロワ回路110の1/r dngm fbp倍に低減することがわかる。このため、SSF回路120における出力負荷の駆動力は、ソースフォロワ回路110に比べて高い。
[0038]
 図4に戻り、SSF回路120の小信号動作について説明する。
[0039]
 入力端子の電圧が上昇すると、駆動N型FET101のゲート電圧が上昇するため、駆動N型FET101のソース-ドレイン間電流が増加する。その結果、駆動N型FET101のソース電圧が上昇し、かつドレイン電圧が下降する。出力端子は駆動N型FET101のソースに接続されているから、駆動N型FET101のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。
[0040]
 同時に、駆動N型FET101のドレイン電圧が下降することによって、帰還P型FET104のゲート電圧が下降してソース-ドレイン間電流が増加する。ここで、負荷FET102は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動N型FET101のソース-ドレイン間電流が減少に転じる。これにより、駆動N型FET101のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動N型FET101のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
[0041]
 逆に、入力端子の電圧が下降すると、駆動N型FET101のゲート電圧が下降するため、駆動N型FET101のソース-ドレイン間電流が減少する。その結果、駆動N型FET101のソース電圧が下降し、かつドレイン電圧が上昇する。駆動N型FET101のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動N型FET101のドレイン電圧の上昇によって、帰還P型FET104のゲート電圧が上昇してソース-ドレイン間電流が減少する。負荷FET102は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動N型FET101のソース-ドレイン間電流が増加に転じる。これにより、駆動N型FET101のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動N型FET101のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
[0042]
 以上のことから、SSF回路120では、ソースフォロワ回路110に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。
[0043]
 次に、SSF回路120の駆動方法を説明する。
[0044]
 負荷FET102のソースに接地電位を印加し、電流源FET103のソース及び帰還P型FET104のソースに電源電位Vddを印加する。負荷FET102のゲートに固定電位V1を印加することにより飽和領域で動作させて定電流源とし、電流源FET103のゲートに固定電位V2を印加することにより飽和領域で動作させて定電流源とする。ただし、Vdd>V2>V1>接地電位(GND)の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動N型FET101のソースに接続された出力端子から出力信号を出力する。
[0045]
 次に、本実施の形態に係る増幅回路100の小信号動作について説明する。図6は、図1Aの増幅回路100の小信号等価回路を示す図である。駆動N型FET101のドレイン及び出力端子におけるキルヒホッフの電流則から、式(4)及び次の式(8)が成り立つ。
[0046]


 ここで、gm fbnは帰還N型FET105の相互コンダクタンスであり、r fbnは帰還N型FET105の出力抵抗である。
[0047]
 V in=0とすると、式(4)及び式(8)から、出力抵抗を次の式(9)のように算出できる。
[0048]


[0049]
 チャネル長変調が無い理想的なFETでは、r ln→∞、r cp→∞、gm dndn>>1、gm fbpfbp>>1、及びgm fbnfbn>>1であるから、式(9)は、次の式(10)のように近似できる。
[0050]


[0051]
 式(10)を式(7)と比較すると、増幅回路100では、出力抵抗がSSF回路120のgm fbp/(gm fbn+gm fbp)倍に低減することがわかる。このため、増幅回路100における出力負荷の駆動力は、SSF回路120に比べて高い。
[0052]
 図1Aに戻り、増幅回路100の小信号動作について説明する。
[0053]
 入力端子の電圧が上昇すると、駆動N型FET101のゲート電圧が上昇するため、駆動N型FET101のソース-ドレイン間電流が増加する。その結果、駆動N型FET101のソース電圧が上昇し、かつドレイン電圧が下降する。駆動N型FET101のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動N型FET101のドレイン電圧が下降することによって、帰還P型FET104のゲート電圧が下降してソース-ドレイン間電流が増加し、かつ、帰還N型FET105のゲート電圧が下降してソース-ドレイン間電流が減少する。ここで、負荷FET102は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動N型FET101のソース-ドレイン間電流が減少に転じる。これにより、駆動N型FET101のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動N型FET101のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
[0054]
 逆に、入力端子の電圧が下降すると、駆動N型FET101のゲート電圧が下降するため、駆動N型FET101のソース-ドレイン間電流が減少する。その結果、駆動N型FET101のソース電圧が下降し、かつドレイン電圧が上昇する。駆動N型FET101のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動N型FET101のドレイン電圧の上昇によって、帰還P型FET104のゲート電圧が上昇してソース-ドレイン間電流が減少し、かつ、帰還N型FET105のゲート電圧が下降してソース-ドレイン間電流が減少する。負荷FET102は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動N型FET101のソース-ドレイン間電流が増加に転じる。これにより、駆動N型FET101のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動N型FET101のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
[0055]
 以上から、増幅回路100では、SSF回路120に比べて、帰還N型FET105が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立上時よりも立下時において、出力帰還速度が速くなる。そのため、増幅回路100の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、図7に示した増幅回路100の出力波形の立上時間t 及び立下時間t が短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間t sr及び立下セトリング時間t sfが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
[0056]
 次に、増幅回路100の駆動方法を説明する。
[0057]
 負荷FET102のソース及び帰還N型FET105のソースに接地電位を印加し、電流源FET103のソース及び帰還P型FET104のソースに電源電位Vddを印加する。負荷FET102のゲートに固定電位V1を印加することにより飽和領域で動作させて定電流源とし、電流源FET103のゲートに固定電位V2を印加することにより飽和領域で動作させて定電流源とする。ただし、Vdd>V2>V1>接地電位(GND)の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動N型FET101のソースに接続された出力端子から出力信号を出力する。
[0058]
[1-3.大信号動作]
 特許文献2(国際公開第2019-107084号)に開示されているような従来の増幅回路は、通常のSSFに比べて出力インピーダンスが低いため、駆動力が高く、高速な信号の伝達や大きな外部負荷の駆動に適している。また、後段回路とのインピーダンス整合が容易である。さらに、出力信号の波形において、立上及び立下が急峻なため立上及び立下時間が短く、逆に立上及び立下にオーバ及びアンダシュートが発生しにくいためセトリング時間が短く、又は発振によるリンギングが生じにくい。
[0059]
 しかしながら、従来の増幅回路では、設計条件が最適化されていないため、出力波形の立上/立下特性が非対称であって最短ではなく、消費電力が大きく、ホットキャリア発生が多い、という課題がある。本発明の実施の形態1に係る増幅回路100は、回路の定常動作Iout=0時の大信号解析を行い、設計条件を最適化した増幅回路を提供することを目的とする。
[0060]
 増幅回路100の大信号動作を、従来のソースフォロワ回路及びSSF回路の大信号動作と比較しながら説明する。ここでは簡単のため、チャネル長変調効果及び基板バイアス効果は考慮しない。また、駆動N型FET101、負荷FET102、及び帰還N型FET105のそれぞれのしきい値電圧Vth dn,Vth ln,Vth fbnは正値とし、それぞれの利得係数β dn,β ln,β fbnは正値とする。電流源FET103及び帰還P型FET104のそれぞれのしきい値電圧Vth cp,Vth fbpは負値とし、それぞれの利得係数β cp,β fbpは正値とする。
[0061]
 従来のソースフォロワ回路110の構成を示す図2において、駆動N型FET101のゲート-ソース間電圧はVgs dn=Vin-Voutであり、負荷FET102のゲート-ソース間電圧はVgs ln=V1である。したがって、β =μ /L とすると、飽和領域で動作する時の駆動N型FET101及び負荷FET102のそれぞれのドレイン-ソース間電流Ids dn,Ids lnは、以下の式(101),式(102)で表される。
[0062]


[0063]


[0064]
 図2においてIds dn=Ids lnであるから、VoutとVinの関係式は、次の式(103)のようになる。
[0065]


[0066]
 この式から、Vout≠Vinであり、次の式(104)で表されるオフセット電圧Vosが存在することがわかる。
[0067]


[0068]
 SSF回路120の構成を示す図4において、電流源FET103のゲート-ソース間電圧はVgs cp=V2-Vdd-Vth cpであり、帰還P型FET104のゲート-ソース間電圧はVgs fbp=Vin-Voutである。したがって、飽和領域で動作する時の電流源FET103及び帰還P型FET104のそれぞれのドレイン-ソース間電流Ids cp,Ids fbpは、以下の式(105),式(106)で表される。
[0069]


[0070]


 ここで、V は、図4に示されたノード(接続点)Aにおける電圧を表す。
[0071]
 図4では、Ids dn=-Ids cpであるから、VoutとVinの関係式は、次の式(107)のようになる。
[0072]


[0073]
 この式から、Vout≠Vinであり、次の式(108)で表されるオフセット電圧Vosが存在することがわかる。
[0074]


[0075]
 本発明の実施の形態1に係る増幅回路100の構成を示す図1Aにおいて、帰還N型FET105のゲート-ソース間電圧はV -Vth fbnであるから、帰還N型FET105が飽和領域で動作する時のドレイン-ソース間電流Ids fbnは、次の式(109)で表される。
[0076]


[0077]
 図1AにおいてIds dn=-Ids cpであるから、VoutとVinの関係式は、次の式(110)のようになる。
[0078]


[0079]
 この式から、Vout≠Vinであり、次の式(111)で表されるオフセット電圧Vosが存在することがわかる。
[0080]


[0081]
 図1Aにおいて、駆動N型FET101のソース及び負荷FET102のドレインと、帰還P型FET104のドレイン及び帰還N型FET105のドレインとの間に流れる電流をI0とする。また、出力端子OUTに出入りする電流をIoutとする。増幅回路100が過渡状態で動作しているときはIout≠0であるが、定常状態で動作しているときはIout=0である。
[0082]
 本実施の形態における増幅回路100は、従来のSSF回路120と異なり、定常状態(Iout=0)においてI0=0であることを特徴とする。あるいは、増幅回路100は、定常状態(Iout=0)においてI0が-1μA≦I0≦+1μAを満たすことを特徴とする。これに対して、従来のSSF回路120では、定常状態(Iout=0)及び過渡状態(Iout≠0)のいずれにおいてもI0≠0である。ここで、式(102)及び式(105)にチャネル長変調効果を入れると、それぞれ次の式(112)及び式(113)となる。
[0083]


[0084]


 ここで、λ lnは、負荷FET102のチャネル長変調係数であり、λ cpは、電流源FET103のチャネル長変調係数である。
[0085]
 I0=0のとき、駆動N型FET101、負荷FET102、及び電流源FET103の電流は帰還P型FET104及び帰還N型FET105との間で出入りしないから、Ids ln=-Ids cpとなり、負荷FET102のゲート電圧V1と電流源FET103のゲート電圧V2との間には、次の式(114)の関係が成り立つ。
[0086]


[0087]
 特に、チャネル長変調効果が無い場合、すなわちλ ln=λ cp=0の場合、V1とV2との間には、次の式(115)の関係が成り立つ。
[0088]


[0089]
 特に、Vth ln=-Vth cp、かつβ ln=β cpのとき、V1とV2の関係式は次の式(116)となる。
   V1+V2=Vdd     …(116)
[0090]
 同様に、I0=0のとき、帰還P型FET104及び帰還N型FET105の電流は駆動N型FET101、負荷FET102、及び電流源FET103との間で出入りしないから、CMOSインバータの定常状態と同様に-Ids fbp=Ids fbnとなる。したがって、しきい値電圧Vth fbpとVth fbnとの間、及び利得係数β fbpとβ fbnとの間には次の関係式(117)が成り立つ。
   -Vth fbp=Vth fbn かつ β fbp=β fbn  …(117)
[0091]
 よって、理論上は式(115)及び式(117)が満たされる時にI0=0となるが、実際の回路では製造ばらつきがあるため、I0=0から若干ずれることがある。その場合、以下に述べる方法でV1又はV2を調整してI0=0とすることができる。
[0092]
 図1Bは、本発明の実施の形態1の第1変形例に係る増幅回路150の構成を示す図である。増幅回路150は、増幅回路100と比較して、駆動N型FET101のソース及び負荷FET102のドレイン(図示のノードX)と、帰還P型FET104のドレイン及び帰還N型FET105のドレイン(出力端子OUT)との間が接続されていない。増幅回路150のノードXと出力端子OUTとの間に差動増幅器又は検流計を接続したものは、ホイートストンブリッジとなる。このホイートストンブリッジにおいて、I0=0とするためには、差動増幅器の出力が0Vとなるように、又は検流計の指針が0点となるように、V1又はV2を変化させればよい。
[0093]
 ここで、増幅回路100と増幅回路150とが同一チップ上で近傍にある時、増幅回路150でI0=0となるV1又はV2の条件は、増幅回路100でI0=0となるV1又はV2の条件に等しいと考えられる。よって、増幅回路150を用いてI0=0となるV1又はV2の条件を抽出した後、当該条件を増幅回路100に適用してI0=0とすることができる。あるいは、増幅回路150でI0=0となるようにV1又はV2を調整した後、増幅回路150のノードXと出力端子OUTとを短絡して使用してもよい。例えば、増幅回路150は、I0=0となるV1及び/又はV2の条件を抽出するために使用されるTEG(Test Element Groupe)回路であってもよい。このように、増幅回路100と、TEG回路として機能する増幅回路150とは、同一チップ(同一の半導体デバイス、同一の集積回路等)の上に形成される複合回路であってもよい。
[0094]
 図1Cは、本発明の実施の形態1の第2変形例に係る増幅回路160の構成を示す図である。増幅回路160は、増幅回路100と比較して、スイッチ161及び差動増幅器162を更に備える。スイッチ161及び差動増幅器162は、ノードXと出力端子OUTとの間に接続されている。増幅回路160においてI0=0とするためには、スイッチ161をOFFしてノードXと出力端子OUTを切断し、差動増幅器162の出力電圧が0VになるようにV1又はV2を調整する。増幅回路160の使用時は、スイッチ161をONしてノードXと出力端子OUTとを短絡する。
[0095]
 このように、増幅回路100において、ノードXと出力端子OUTとは、事後的に、すなわちI0=0となるようにV1又はV2を調整した後に、短絡することができるように構成されてもよい。
[0096]
 以上から、本実施の形態における増幅回路100,150,160では、従来のSSF回路120と異なり、定常状態Iout=0でI0=0となり、帰還P型FET104及び帰還N型FET105のソース-ドレイン間電流が同等になる。したがって、帰還P型FET104及び帰還N型FET105から成るCMOSインバータの入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。つまり、増幅回路100,150,160の出力波形の立上及び立下特性が対称であって最短となるとともに、増幅回路100,150,160の消費電力が低減する。
[0097]
 図1Dを参照して、本実施の形態における増幅回路100の更なる特徴について説明する。増幅回路100では、従来のSSF回路120と異なり、帰還P型FET104及び帰還N型FET105がエンハンスメント型(Normally Off)であることを特徴とする。ここでは簡単のため、Vth=-Vth fbp=Vth fbn、β=β fbp=β fbnの場合について説明する。一般的に、Vth>0のときエンハンスメント型(Normally Off)、Vth≦0のときデプレッション型(Normally On)と呼ぶ。
[0098]
 図1Dは、帰還P型FET104及び帰還N型FET105から成るCMOSインバータにおける入力電圧と貫通電流との関係を示すグラフである。図1Dにおいて、貫通電流の最大値Imaxは、次の式(118)で表される。
[0099]


[0100]
 帰還P型FET104及び帰還N型FET105から成るCMOSインバータの時定数τは次の式(119)で表される。τは、立上時間及び立下時間に相当する。ここで、Coutは出力端子の負荷容量である。
[0101]


[0102]
 式(118)及び式(119)から、Vthが増加するとImaxは減少するがτは増加する(遅延が大きくなる)というトレードオフと、βが小さくなるとImaxは減少するがτは増加するというトレードオフとが存在することがわかる。そこで、τの増加を抑えつつImaxを小さくする際、Vthとβのどちらを制御すべきかを検討し、帰還P型FET104及び帰還N型FET105の駆動条件を最適化する。なお、Vddを制御することによってImaxを減少させ得るが、VddはVinの電圧範囲を決めるという制約があることに注意すべきである。
[0103]
 ImaxはVthの2次式であり、τはVthの1次式である。したがって、Vthの増加によるImaxの減少の程度は大きく、τの増加の程度は小さい。これに対して、Imax及びτは両方ともβの1次式なので、βの減少によるImaxの減少の程度とτの増加の程度は同等である。よって、τの増加を抑えつつImaxを減少させるためには、例えば、βを減少させるのではなく、Vthを増加させればよい。
[0104]
 以上から、本実施の形態における増幅回路100では、帰還P型FET104及び帰還N型FET105がエンハンスメント型(Normally Off)であるため、デプレッション型(Normally On)と異なり、しきい値電圧Vth=-Vth fbp=Vth fbnが0より大きくなる。そのため、帰還P型FET104及び帰還N型FET105から成るCMOSインバータの貫通電流が低減して、増幅回路100の消費電力が低減する。
[0105]
 さらに、本実施の形態における増幅回路100では、従来のSSF回路120と異なり、駆動N型FET101、負荷FET102、及び電流源FET103がデプレッション型(Normally On)であることを特徴とする。ここでは簡単のため、Vth=-Vth cp=Vth ln=Vth dn、β=β cp=β ln=β dnの場合について説明する。
[0106]
 駆動N型FET101及び電流源FET103が飽和領域で動作する時は、式(107)が成り立つため、増幅回路100のVinとVoutとの関係は線形である。しかし、駆動N型FET101及び電流源FET103が線形領域で動作する時は、式(107)からずれるため、VinとVoutとの関係の線形性が低下する。そこで、増幅回路100の入出力特性の線形性を保つため、FETが飽和領域で動作することを前提に、駆動N型FET101、負荷FET102、及び電流源FET103を最適化する。
[0107]
 FETが飽和領域で動作する条件は、N型FETではVds≧Vgs-Vth≧0であり、P型FETではVds≦Vgs+Vth≦0である。そのため、駆動N型FET101、負荷FET102、及び電流源FET103が飽和領域で動作するのは、次の3式(120),(121),(122)が成り立つ場合である。
[0108]
   Vds ln≧Vgs ln-Vth≧0   …(120)
   Vds dn≧Vgs dn-Vth≧0   …(121)
   Vds cp≦Vgs cp+Vth≦0   …(122)
[0109]
 ここで、Vds ln=Vout、Vds dn=V -Vout、及びVds cp=V -Vddであり、Vgs ln=V1、Vgs dn=Vin-Vout、及びVgs cp=V2-Vddである。これらを式(120),(121),(122)に代入すると次の式(123),(124),(125)が得られる。
[0110]
   Vout≧V1-Vth≧0     …(123)
   V ≧Vin-Vth≧Vout   …(124)
   V ≦V2+Vth≦Vdd     …(125)
[0111]
 式(123),(124),(125)をまとめると次の式(126)となる。
0≦V1-Vth≦Vin-Vth≦V2+Vth≦Vdd …(126)
[0112]
 式(126)から、駆動N型FET101、負荷FET102、及び電流源FET103は、V1≦Vin≦V2+2Vthにおいて飽和領域で動作し、この場合にはVinとVoutとの関係の線形性が保たれる。ここで、V1の下限値はVth、V2の上限値はVdd-Vthであるから、Vinの最大範囲はVth≦Vin≦Vdd+Vth(電圧範囲Vdd)となる。
[0113]
 よって、Vthを低減することで、VinとVoutとの関係が線形となるVin範囲が全体的に下方へシフトする。そのため、N型FETのホットキャリア発生を抑制できる。また、Vinと同様にVout(=Vds ln)も全体的に下方へシフトし、チャネル長変調効果λVds lnによってIds lnが低減するため、消費電力が低減する。
[0114]
 以上から、本実施の形態における増幅回路100では、駆動N型FET101及び電流源FET103がデプレッション型(Normally On)であるため、エンハンスメント型(Normally Off)と異なり、しきい値電圧Vth=-Vth cp=Vth ln=Vth dnが0以下となる。そのため、増幅回路100の入力電圧を低減でき、増幅回路100の消費電力及びホットキャリア発生を抑制できる。
[0115]
 以上のように、本実施の形態における増幅回路100によれば、帰還P型FET104及び帰還N型FET105からなるCMOSインバータ入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。そのため、出力波形の立上及び立下特性が対称であって最短となるとともに、消費電力を低減することができる。また、帰還P型FET104及び帰還N型FET105からなるCMOSインバータに流れる貫通電流が低減するため、消費電力が低減する。さらに、入出力特性が線形となる範囲が全体的にシフトするため、増幅回路の消費電力が低減し、ホットキャリア発生を抑制できる。
[0116]
実施の形態2.
[2-1.構成]
 図8Aは、本発明の実施の形態2に係る増幅回路200の構成を示す図である。増幅回路200は、ソースフォロワ回路の一形態である。実施の形態2の増幅回路200では、実施の形態1の増幅回路100と異なり、駆動FETがP型FETである。
[0117]
 増幅回路200は、駆動P型FET201、負荷FET202、電流源FET203、帰還P型FET104及び帰還N型FET105を備える。駆動P型FET201、負荷FET202及び帰還P型FET104は、P型FETで構成されている。電流源FET203及び帰還N型FET105は、N型FETで構成されている。
[0118]
 負荷FET202のソースは電源に接続され、ドレインは駆動P型FET201のソースに接続されている。電流源FET203のドレインは駆動P型FET201のドレインに接続され、電流源FET203のソースはGNDに接続されている。
[0119]
 駆動P型FET201のゲートには、増幅回路200の入力端子INが接続されている。負荷FET202のゲートには、固定電位V1が入力される。これにより、負荷FET202は定電流源として機能する。
[0120]
 駆動P型FET201のソースと負荷FET202のドレインとの接続点は、出力端子OUTに接続されている。
[0121]
 帰還P型FET104のソースは電源に接続され、ドレインは帰還N型FET105のドレインに接続されている。帰還N型FET105のソースは、GNDに接続されている。帰還P型FET104及び帰還N型FET105のゲートは、共に、電流源FET203のドレインと駆動P型FET201のドレインとの接続点に接続されている。
[0122]
 帰還P型FET104のドレインと帰還N型FET105のドレインとの接続点は、出力端子OUTに接続されている。
[0123]
[2-2.動作]
 増幅回路200の動作原理を、従来のソースフォロワ回路及びSSF回路の動作原理と比較しながら説明する。
[0124]
 図9は、従来のソースフォロワ回路210の構成を示す図である。図9では、負荷FET202のソースは電源に接続され、ドレインは駆動P型FET201のソースに接続されている。駆動P型FET201のドレインはGNDに接続されている。駆動P型FET201のソースと負荷FET202のドレインとの接続点は、出力端子OUTに接続されている。負荷FET202のゲートは固定電位V1に接続され、負荷FET202は定電流源として機能する。
[0125]
 図10は、図9のソースフォロワ回路210の小信号等価回路を示す図である。ソースフォロワ回路210の出力抵抗は、次の式(11)で表される。
[0126]


 ここで、r dpは駆動P型FET201の出力抵抗、r lpは負荷FET202の出力抵抗、gm dpは駆動P型FET201の相互コンダクタンスである。
[0127]
 チャネル長変調が無い理想的なFETでは、r ln→∞、gm dn>>1であるから、式(11)は、次の式(12)のように近似できる。
[0128]


[0129]
 図11は、SSF回路220の構成を示す図である。図11のSSF回路220は、図9のソースフォロワ回路210に電流源FET203及び帰還N型FET105を追加した構成を有する。図8Aの増幅回路200と比較すると、図11のSSF回路220は、増幅回路200から帰還P型FET104を省いた構成を有する。
[0130]
 図12は、図11のSSF回路220の小信号等価回路を示す図である。駆動P型FET201のドレイン及び出力端子におけるキルヒホッフの電流則から、次の式(13)及び式(14)が成り立つ。
[0131]


[0132]


 ここで、r cnは電流源FET203の出力抵抗である。
[0133]
 V in=0とすると、式(13)及び式(14)から、出力抵抗を次の式(15)のように算出できる。
[0134]


[0135]
 チャネル長変調が無い理想的なFETでは、r lp→∞、r cn→∞、gm dpdp>>1、及びgm fpnfpn>>1であるから、式(15)は、次の式(16)のように近似できる。
[0136]


[0137]
 式(16)を式(12)と比較すると、SSF回路220では、出力抵抗がソースフォロワ回路210の1/r dpgm fbn倍に低減することがわかる。このため、SSF回路220における出力負荷の駆動力は、ソースフォロワ回路210に比べて高い。
[0138]
 図11に戻り、SSF回路220の動作原理について説明する。
[0139]
 入力端子の電圧が上昇すると、駆動P型FET201のゲート電圧が上昇するため、駆動P型FET201のソース-ドレイン間電流が増加する。その結果、駆動P型FET201のソース電圧が上昇し、かつドレイン電圧が下降する。出力端子は駆動P型FET201のソースに接続されているから、駆動P型FET201のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。
[0140]
 同時に、駆動P型FET201のドレイン電圧が下降することによって、帰還N型FET105のゲート電圧が下降してソース-ドレイン間電流が減少する。ここで、負荷FET202は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動P型FET201のソース-ドレイン間電流が増加に転じる。これにより、駆動P型FET201のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動P型FET201のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
[0141]
 逆に、入力端子の電圧が下降すると、駆動P型FET201のゲート電圧が下降するため、駆動P型FET201のソース-ドレイン間電流が増加する。その結果、駆動P型FET201のソース電圧が下降し、かつドレイン電圧が上昇する。駆動P型FET201のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動P型FET201のドレイン電圧の上昇によって、帰還N型FET105のゲート電圧が上昇してソース-ドレイン間電流が増加する。負荷FET202は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動P型FET201のソース-ドレイン間電流が減少に転じる。これにより、駆動P型FET201のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動P型FET201のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
[0142]
 以上のことから、SSF回路220では、ソースフォロワ回路210に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。
[0143]
 次に、SSF回路220の駆動方法を説明する。
[0144]
 負荷FET202のソースに電源電位Vddを印加し、電流源FET203のソース及び帰還N型FET105のソースに接地電位を印加する。負荷FET202のゲートに固定電位V1を印加することにより飽和領域で動作させて定電流源とし、電流源FET203のゲートに固定電位V2を印加することにより飽和領域で動作させて定電流源とする。ただし、Vdd>V1>V2>接地電位(GND)の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動P型FET201のソースに接続された出力端子から出力信号を出力する。
[0145]
 次に、本実施の形態に係る増幅回路200の動作原理について説明する。図13は、図8Aの増幅回路200の小信号等価回路を示す図である。駆動P型FET201のドレイン及び出力端子におけるキルヒホッフの電流則から、式(13)及び次の式(17)が成り立つ。
[0146]


[0147]
 V in=0とすると、式(13)及び式(17)から、出力抵抗を次の式(18)のように算出できる。
[0148]


[0149]
 チャネル長変調が無い理想的なFETでは、r lp→∞、r cn→∞、gm dpdp>>1、gm fbnfbn>>1、及びgm fbpfbp>>1であるから、式(18)は、次の式(19)のように近似できる。
[0150]


[0151]
 式(19)を式(16)と比較すると、増幅回路200では、出力抵抗がSSF回路220のgm fbn/(gm fbn+gm fbp)倍に低減することがわかる。このため、増幅回路200における出力負荷の駆動力は、SSF回路220に比べて高い。
[0152]
 図8Aに戻り、増幅回路200の動作原理について説明する。
[0153]
 入力端子の電圧が上昇すると、駆動P型FET201のゲート電圧が上昇するため、駆動P型FET201のソース-ドレイン間電流が減少する。その結果、駆動P型FET201のソース電圧が上昇し、かつドレイン電圧が下降する。駆動P型FET201のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動P型FET201のドレイン電圧が下降することによって、帰還P型FET104のゲート電圧が下降してソース-ドレイン間電流が増加し、かつ、帰還N型FET105のゲート電圧が下降してソース-ドレイン間電流が減少する。ここで、負荷FET202は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動P型FET201のソース-ドレイン間電流が増加に転じる。これにより、駆動P型FET201のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動P型FET201のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
[0154]
 逆に、入力端子の電圧が下降すると、駆動P型FET201のゲート電圧が下降するため、駆動P型FET201のソース-ドレイン間電流が増加する。その結果、駆動P型FET201のソース電圧が下降し、かつドレイン電圧が上昇する。駆動P型FET201のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動P型FET201のドレイン電圧の上昇によって、帰還P型FET104のゲート電圧が上昇してソース-ドレイン間電流が減少し、かつ、帰還N型FET105のゲート電圧が下降してソース-ドレイン間電流が減少する。負荷FET202は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動P型FET201のソース-ドレイン間電流が減少に転じる。これにより、駆動P型FET201のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動P型FET201のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
[0155]
 以上から、増幅回路200では、SSF回路220に比べて、帰還P型FET104が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立下時よりも立上時において、出力帰還速度が速くなる。そのため、増幅回路200の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路200の出力波形の立上時間t 及び立下時間t が短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間t sr及び立下セトリング時間t sfが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
[0156]
 次に、増幅回路200の駆動方法を説明する。
[0157]
 負荷FET202のソース及び帰還P型FET104のソースに電源電位Vddを印加し、電流源FET203のソース及び帰還N型FET105のソースに接地電位を印加する。負荷FET202のゲートに固定電位V1を印加することにより飽和領域で動作させて定電流源とし、電流源FET203のゲートに固定電位V2を印加することにより飽和領域で動作させて定電流源とする。ただし、Vdd>V1>V2>接地電位(GND)の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動P型FET201のソースに接続された出力端子から出力信号を出力する。
[0158]
[2-3.大信号動作]
 増幅回路200の大信号動作を、従来のソースフォロワ回路及びSSF回路の大信号動作と比較しながら説明する。ここでは簡単のため、チャネル長変調効果及び基板バイアス効果は考慮しない。また、駆動P型FET201、負荷FET202、及び帰還P型FET104のそれぞれのしきい値電圧Vth dp,Vth lp,Vth fbpは負値とし、それぞれの利得係数β dp,β lp,β fbpは正値とする。電流源FET203及び帰還N型FET105のそれぞれのしきい値電圧Vth cn,Vth fbnは正値とし、それぞれの利得係数β cn,β fbnは正値とする。
[0159]
 従来のソースフォロワ回路210の構成を示す図9において、駆動P型FET201のゲート-ソース間電圧はVgs dp=Vin-Voutであり、負荷FET202のゲート-ソース間電圧はVgs lp=V1-Vddである。したがって、β =μ /L とすると、飽和領域で動作する時の駆動P型FET201及び負荷FET202のそれぞれのドレイン-ソース間電流Ids dp,Ids lpは、以下の式(201),式(202)で表される。
[0160]


[0161]


[0162]
 図9において-Ids dn=-Ids lnであるから、VoutとVinの関係式は、次の式(203)のようになる。
[0163]


[0164]
 この式から、Vout≠Vinであり、次の式(204)で表されるオフセット電圧Vosが存在することがわかる。
[0165]


[0166]
 SSF回路220の構成を示す図11において、電流源FET203のゲート-ソース間電圧はVgs cn=V2-Vth cnであり、帰還N型FET105のゲート-ソース間電圧はVgs fbn=V -Vdd-Vth fbnである。したがって、飽和領域で動作する時の電流源FET203及び帰還N型FET105のそれぞれのドレイン-ソース間電流Ids cn,Ids fbnは、以下の式(205),式(206)で表される。
[0167]


[0168]


[0169]
 図11では、-Ids dp=Ids cnであるから、VoutとVinの関係式は、次の式(207)のようになる。
[0170]


[0171]
 この式から、Vout≠Vinであり、次の式(208)で表されるオフセット電圧Vosが存在することがわかる。
[0172]


[0173]
 本発明の実施の形態2に係る増幅回路200の構成を示す図8Aにおいて、帰還P型FET104のゲート-ソース間電圧はV -Vdd-Vth fbpであるから、帰還P型FET104が飽和領域で動作する時のドレイン-ソース間電流Ids fbpは、次の式(209)で表される。
[0174]


[0175]
 図8Aにおいて-Ids dp=Ids cnであるから、VoutとVinの関係式は、次の式(210)のようになる。
[0176]


[0177]
 この式から、Vout≠Vinであり、次の式(211)で表されるオフセット電圧Vosが存在することがわかる。
[0178]


[0179]
 図8Aにおいて、駆動P型FET201のソース及び負荷FET202のドレインと、帰還P型FET104のドレイン及び帰還N型FET105のドレインとの間に流れる電流をI0とする。また、出力端子OUTに出入りする電流をIoutとする。増幅回路200が過渡状態で動作しているときはIout≠0であるが、定常状態で動作しているときはIout=0である。
[0180]
 本実施の形態における増幅回路200は、従来のSSF回路220と異なり、定常状態(Iout=0)においてI0=0であることを特徴とする。あるいは、増幅回路200は、定常状態(Iout=0)においてI0が-1μA≦I0≦+1μAを満たすことを特徴とする。これに対して、従来のSSF回路220では、定常状態(Iout=0)及び過渡状態(Iout≠0)のいずれにおいてもI0≠0である。ここで、式(202)及び式(205)にチャネル長変調効果を入れると、それぞれ次の式(212)及び式(213)となる。
[0181]


[0182]


 ここで、λ lpは、負荷FET202のチャネル長変調係数であり、λ cnは、電流源FET203のチャネル長変調係数である。
[0183]
 I0=0のとき、駆動P型FET201、負荷FET202、及び電流源FET203の電流は帰還P型FET104及び帰還N型FET105との間で出入りしないから、Ids lp=-Ids cnとなり、負荷FET202のゲート電圧V1と電流源FET203のゲート電圧V2との間には、次の式(214)の関係が成り立つ。
[0184]


[0185]
 特に、チャネル長変調効果が無い場合、すなわちλ lp=λ cn=0の場合、V1とV2との間には、次の式(215)の関係が成り立つ。
[0186]


[0187]
 特に、Vth lp=-Vth cn、かつβ lp=β cnのとき、V1とV2の関係式は次の式(216)となる。
   V1+V2=Vdd     …(216)
[0188]
 同様に、I0=0のとき、帰還P型FET104及び帰還N型FET105の電流は駆動N型FET101、負荷FET102、及び電流源FET103との間で出入りしないから、CMOSインバータの定常状態と同様に-Ids fbp=Ids fbnとなる。したがって、しきい値電圧Vth fbpとVth fbnとの間、及び利得係数β fbpとβ fbnとの間には次の関係式(217)が成り立つ。
   -Vth fbp=Vth fbn かつ β fbp=β fbn  …(217)
[0189]
 よって、理論上は式(215)及び式(217)が満たされる時にI0=0となるが、実際の回路では製造ばらつきがあるため、I0=0から若干ずれることがある。その場合、以下に述べる方法でV1又はV2を調整してI0=0とすることができる。
[0190]
 図8Bは、本発明の実施の形態2の第1変形例に係る増幅回路250の構成を示す図である。増幅回路250は、増幅回路200と比較して、駆動P型FET201のソース及び負荷FET202のドレイン(図示のノードX)と、帰還P型FET104のドレイン及び帰還N型FET105のドレイン(出力端子OUT)との間が接続されていない。増幅回路250のノードXと出力端子OUTとの間に差動増幅器又は検流計を接続したものは、ホイートストンブリッジとなる。このホイートストンブリッジにおいて、I0=0とするためには、差動増幅器の出力が0Vとなるように、又は検流計の指針が0点となるように、V1又はV2を変化させればよい。
[0191]
 ここで、増幅回路200と増幅回路250とが同一チップ上で近傍にある時、増幅回路250でI0=0となるV1又はV2の条件は、増幅回路200でI0=0となるV1又はV2の条件に等しいと考えられる。よって、増幅回路250を用いてI0=0となるV1又はV2の条件を抽出した後、当該条件を増幅回路200に適用してI0=0とすることができる。あるいは、増幅回路250でI0=0となるようにV1又はV2を調整した後、増幅回路250のノードXと出力端子OUTとを短絡して使用してもよい。例えば、増幅回路250は、I0=0となるV1及び/又はV2の条件を抽出するために使用されるTEG回路であってもよい。このように、増幅回路200と、TEG回路として機能する増幅回路250とは、同一チップの上に形成される複合回路であってもよい。
[0192]
 図8Cは、本発明の実施の形態1の第2変形例に係る増幅回路260の構成を示す図である。増幅回路260は、増幅回路200と比較して、スイッチ261及び差動増幅器262を更に備える。スイッチ261及び差動増幅器262は、ノードXと出力端子OUTとの間に接続されている。増幅回路260においてI0=0とするためには、スイッチ261をOFFしてノードXと出力端子OUTを切断し、差動増幅器262の出力電圧が0VになるようにV1又はV2を調整する。増幅回路260の使用時は、スイッチ261をONしてノードXと出力端子OUTとを短絡する。
[0193]
 このように、増幅回路200において、ノードXと出力端子OUTとは、事後的に、すなわちI0=0となるようにV1又はV2を調整した後に、短絡することができるように構成されてもよい。
[0194]
 以上から、本実施の形態における増幅回路200,250,260では、従来のSSF回路120と異なり、定常状態Iout=0でI0=0となり、帰還P型FET104及び帰還N型FET105のソース-ドレイン間電流が同等になる。したがって、帰還P型FET104及び帰還N型FET105から成るCMOSインバータの入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。つまり、増幅回路200,250,260の出力波形の立上及び立下特性が対称であって最短となるとともに、増幅回路200,250,260の消費電力が低減する。
[0195]
 増幅回路200では、従来のSSF回路220と異なり、帰還P型FET104及び帰還N型FET105がエンハンスメント型(Normally Off)であることを特徴とする。本実施の形態においても、帰還P型FET104及び帰還N型FET105から成るCMOSインバータにおける入力電圧と貫通電流との関係を示すグラフは図1Dと同様であり、貫通電流の最大値Imaxは、前述の式(118)で表される。また、帰還P型FET104及び帰還N型FET105から成るCMOSインバータの時定数τは前述の式(119)で表される。前述のように、τの増加を抑えつつImaxを減少させるためには、例えば、βを減少させるのではなく、Vthを増加させればよい。
[0196]
 以上から、本実施の形態における増幅回路200では、帰還P型FET104及び帰還N型FET105がエンハンスメント型(Normally Off)であるため、デプレッション型(Normally On)と異なり、しきい値電圧Vth=-Vth fbp=Vth fbnが0より大きくなる。そのため、帰還P型FET104及び帰還N型FET105から成るCMOSインバータの貫通電流が低減して、増幅回路200の消費電力が低減する。
[0197]
 さらに、本実施の形態における増幅回路200では、従来のSSF回路220と異なり、駆動P型FET201、負荷FET202、及び電流源FET203がデプレッション型(Normally On)であることを特徴とする。ここでは簡単のため、Vth=Vth cn=-Vth lp=-Vth dp、β=β cn=β lp=β dpの場合について説明する。
[0198]
 駆動P型FET201及び電流源FET203が飽和領域で動作する時は、式(207)が成り立つため、増幅回路200のVinとVoutとの関係は線形である。しかし、駆動P型FET201及び電流源FET203が線形領域で動作する時は、式(207)からずれるため、VinとVoutとの関係の線形性が低下する。そこで、増幅回路200の入出力特性の線形性を保つため、FETが飽和領域で動作することを前提に、駆動P型FET201、負荷FET202、及び電流源FET203を最適化する。
[0199]
 FETが飽和領域で動作する条件は、N型FETではVds≧Vgs-Vth≧0であり、P型FETではVds≦Vgs+Vth≦0である。そのため、駆動P型FET201、負荷FET202、及び電流源FET203が飽和領域で動作するのは、次の3式(218),(219),(220)が成り立つ場合である。
[0200]
   Vds lp≦Vgs lp+Vth≦0   …(218)
   Vds dp≦Vgs dp+Vth≦0   …(219)
   Vds cn≧Vgs cn-Vth≧0   …(220)
[0201]
 ここで、Vds lp=Vout-Vdd、Vds dp=V -Vout、及びVds cn=V であり、Vgs lp=V1-Vdd、Vgs dp=Vin-Vout、及びVgs cn=V2である。これらを式(218),(219),(220)に代入すると次の式(221),(222),(223)が得られる。
[0202]
   Vout≦V1+Vth≦Vdd   …(221)
   V ≦Vin+Vth≦Vout   …(222)
   V ≧V2-Vth≧0       …(223)
[0203]
 式(221),(222),(223)をまとめると次の式(224)となる。
0≦V2-Vth≦Vin+Vth≦V1+Vth≦Vdd …(224)
[0204]
 式(224)から、駆動P型FET201、負荷FET202、及び電流源FET203は、V2-2Vth≦Vin≦V1において飽和領域で動作し、この場合にはVinとVoutとの関係の線形性が保たれる。ここで、V2の下限値はVth、V1の上限値はVdd-Vthであるから、Vinの最大範囲は-Vth≦Vin≦Vdd(電圧範囲Vdd)となる。
[0205]
 よって、Vthを低減することで、VinとVoutとの関係が線形となるVin範囲が全体的に上方へシフトする。そのため、P型FETのホットキャリア発生を抑制できる。また、Vinと同様にVout(=Vdd+Vds lp)も全体的に上方へシフトし、チャネル長変調効果λVds lpによってIds lpが低減するため、消費電力が低減する。
[0206]
 以上から、本実施の形態における増幅回路200では、駆動P型FET201及び電流源FET203がデプレッション型(Normally On)であるため、エンハンスメント型(Normally Off)と異なり、しきい値電圧Vth=Vth cn=-Vth lp=-Vth dpが0以下となる。そのため、増幅回路200の入力電圧を低減でき、増幅回路200の消費電力及びホットキャリア発生を抑制できる。
[0207]
 以上のように、本実施の形態における増幅回路200によれば、帰還P型FET104及び帰還N型FET105からなるCMOSインバータ入出力特性が対称となるとともに、増幅回路内の余分な定常電流が低減する。そのため、出力波形の立上及び立下特性が対称であって最短となるとともに、消費電力を低減することができる。また、帰還P型FET104及び帰還N型FET105からなるCMOSインバータに流れる貫通電流が低減するため、消費電力が低減する。さらに、入出力特性が線形となる範囲が全体的にシフトするため、増幅回路の消費電力が低減し、ホットキャリア発生を抑制できる。
[0208]
実施の形態3.
[3-1.構成]
 図14は、本発明の実施の形態3に係る増幅回路300の構成を示す図である。増幅回路300は、ソースフォロワ回路の一形態である。増幅回路300は、電流源FET103のゲートの接続以外は図4に示したSSF回路120と同様の構成を有する。すなわち、電流源FET103のゲートは、SSF回路120では固定電位V2に接続されているが、増幅回路300では入力端子に接続されている。これによって、駆動N型FET101と電流源FET103はインバータ回路を構成する。
[0209]
[3-2.動作]
 図15は、図14の増幅回路300の小信号等価回路を示す図である。駆動N型FET101のドレイン及び出力端子におけるキルヒホッフの電流則から、次の式(20)及び式(21)が成り立つ。
[0210]


[0211]


 ここで、gm cpは電流源FET103の相互コンダクタンスである。
[0212]
 V in=0とすると、式(20)及び式(21)から、出力抵抗を次の式(22)のように算出できる。
[0213]


[0214]
 式(22)は、SSF回路120の出力抵抗を示す式(6)と同一である。したがって、SSF回路120と本実施の形態における増幅回路300の出力抵抗は同じであり、出力負荷の駆動力も同じであることがわかる。
[0215]
 図14に戻り、増幅回路300の動作原理について説明する。
[0216]
 入力端子の電圧が上昇すると、駆動N型FET101及び電流源FET103のゲート電圧が上昇するため、駆動N型FET101のソース-ドレイン間電流が増加し、かつ電流源FET103のソース-ドレイン間電流が減少する。その結果、SSF回路120よりも速やかに、駆動N型FET101のソース電圧が上昇し、かつドレイン電圧が下降する。駆動N型FET101のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動N型FET101のドレイン電圧の下降によって、帰還P型FET104のゲート電圧が下降してソース-ドレイン間電流が増加する。負荷FET102は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動N型FET101のソース-ドレイン間電流が減少に転じる。これにより、駆動N型FET101のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動N型FET101のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
[0217]
 逆に、入力端子の電圧が下降すると、駆動N型FET101及び電流源FET103のゲート電圧が下降するため、駆動N型FET101のソース-ドレイン間電流が減少し、かつ電流源FET103のソース-ドレイン間電流が増加する。その結果、SSF回路120よりも速やかに、駆動N型FET101のソース電圧が下降し、かつドレイン電圧が上昇する。駆動N型FET101のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動N型FET101のドレイン電圧の上昇によって、帰還P型FET104のゲート電圧が上昇してソース-ドレイン間電流が減少する。負荷FET102は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動N型FET101のソース-ドレイン間電流が増加に転じる。これにより、駆動N型FET101のソース電圧下降及びドレイン電圧上昇が抑制される。駆動N型FET101のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
[0218]
 以上から、増幅回路300では、SSF回路120に比べて、電流源FET103が入力端子に接続されたため入力伝達速度が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立下時よりも立上時において、入力伝達速度が速くなる。そのため、増幅回路300の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路300の出力波形の立上時間t 及び立下時間t が短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間t sr及び立下セトリング時間t sfが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
[0219]
 次に、増幅回路300の駆動方法を説明する。
[0220]
 負荷FET102のソースに接地電位を印加し、電流源FET103のソース及び帰還P型FET104のソースに電源電位Vddを印加する。負荷FET102のゲートに固定電位V1を印加することにより飽和領域で動作させて定電流源とする。ただし、Vdd>V1>接地電位(GND)の関係が満たされるものとする。この状態で、駆動N型FET101のゲート及び電流源FET103のゲートに接続された入力端子に入力信号を入力し、駆動N型FET101のソースに接続された出力端子から出力信号を出力する。
[0221]
実施の形態4.
[4-1.構成]
 図16は、本発明の実施の形態4に係る増幅回路400の構成を示す図である。増幅回路400は、ソースフォロワ回路の一形態である。増幅回路400は、電流源FET203のゲートの接続以外は図11に示したSSF回路220と同様の構成を有する。すなわち、電流源FET203のゲートは、SSF回路220では固定電位V2に接続されているが、増幅回路400では入力端子に接続されている。これによって、駆動P型FET201と電流源FET203はインバータ回路を構成する。
[0222]
[4-2.動作]
 図17は、図16の増幅回路400の小信号等価回路を示す図である。駆動P型FET201のドレイン及び出力端子におけるキルヒホッフの電流則から、次の式(23)及び式(24)が成り立つ。
[0223]


[0224]


 ここで、gm cnは電流源FET203の相互コンダクタンスである。
[0225]
 V in=0とすると、式(23)及び式(24)から、出力抵抗を次の式(25)のように算出できる。
[0226]


[0227]
 式(25)は、SSF回路220の出力抵抗を示す式(15)と同一である。したがって、SSF回路220と本実施の形態における増幅回路400の出力抵抗は同じであり、出力負荷の駆動力も同じであることがわかる。
[0228]
 図16に戻り、増幅回路400の動作原理について説明する。
[0229]
 入力端子の電圧が上昇すると、駆動P型FET201及び電流源FET203のゲート電圧が上昇するため、駆動P型FET201のソース-ドレイン間電流が減少し、かつ電流源FET203のソース-ドレイン間電流が増加する。その結果、SSF回路220よりも速やかに、駆動P型FET201のソース電圧が上昇し、かつドレイン電圧が下降する。駆動P型FET201のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動P型FET201のドレイン電圧の下降によって、帰還N型FET105のゲート電圧が下降してソース-ドレイン間電流が減少する。負荷FET202は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動P型FET201のソース-ドレイン間電流が増加に転じる。これにより、駆動P型FET201のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動P型FET201のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
[0230]
 逆に、入力端子の電圧が下降すると、駆動P型FET201及び電流源FET203のゲート電圧が下降するため、駆動P型FET201のソース-ドレイン間電流が増加し、かつ電流源FET203のソース-ドレイン間電流が減少する。その結果、SSF回路220よりも速やかに、駆動P型FET201のソース電圧が下降し、かつドレイン電圧が上昇する。駆動P型FET201のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動P型FET201のドレイン電圧の上昇によって、帰還N型FET105のゲート電圧が上昇してソース-ドレイン間電流が増加する。負荷FET202は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動P型FET201のソース-ドレイン間電流が減少に転じる。これにより、駆動P型FET201のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動P型FET201のソース電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
[0231]
 以上から、増幅回路400では、SSF回路220に比べて、電流源FET203が入力端子に接続されたため入力伝達速度が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立下時よりも立上時において、入力伝達速度が速くなる。そのため、増幅回路400の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路400の出力波形の立上時間t 及び立下時間t が短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間t sr及び立下セトリング時間t sfが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
[0232]
 次に、増幅回路400の駆動方法を説明する。
[0233]
 負荷FET202のソースに電源電位Vddを印加し、電流源FET203のソース及び帰還N型FET105のソースに接地電位を印加する。負荷FET202のゲートに固定電位V1を印加することにより飽和領域で動作させて定電流源とする。ただし、Vdd>V1>接地電位(GND)の関係が満たされるものとする。この状態で、駆動P型FET201のゲート及び電流源FET203のゲートに接続した入力端子に入力信号を入力し、駆動P型FET201のソースに接続された出力端子から出力信号を出力する。
[0234]
実施の形態5.
[5-1.構成]
 図18は、本発明の実施の形態5に係る増幅回路500の構成を示す図である。増幅回路500は、電流源FET103のゲートの接続以外は図1Aに示した増幅回路100と同様の構成を有する。すなわち、電流源FET103のゲートは、増幅回路100では固定電位V2に接続されているが、増幅回路500では入力端子に接続されている。これによって、駆動N型FET101と電流源FET103はインバータ回路を構成する。
[0235]
[5-2.動作]
 図19は、図18の増幅回路500の小信号等価回路を示す図である。駆動N型FET101のドレイン及び出力端子におけるキルヒホッフの電流則から、式(20)及び次の式(26)が成り立つ。
[0236]


[0237]
 V in=0とすると、式(20)及び式(26)から、出力抵抗を次の式(27)のように算出できる。
[0238]


[0239]
 式(27)は、実施の形態1の増幅回路100の出力抵抗を示す式(9)と同一である。したがって、増幅回路100と本実施の形態における増幅回路500の出力抵抗は同じであり、出力負荷の駆動力も同じであることがわかる。
[0240]
 図18に戻り、増幅回路500の動作原理について説明する。
[0241]
 入力端子の電圧が上昇すると、駆動N型FET101及び電流源FET103のゲート電圧が上昇するため、駆動N型FET101のソース-ドレイン間電流が増加し、かつ電流源FET103のソース-ドレイン間電流が減少する。その結果、SSF回路120よりも速やかに、駆動N型FET101のソース電圧が上昇し、かつドレイン電圧が下降する。駆動N型FET101のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動N型FET101のドレイン電圧が下降することによって、帰還P型FET104のゲート電圧が下降してソース-ドレイン間電流が増加し、かつ、帰還N型FET105のゲート電圧が下降してソース-ドレイン間電流が減少する。ここで、負荷FET102は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動N型FET101のソース-ドレイン間電流が減少に転じる。これにより、駆動N型FET101のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動N型FET101のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
[0242]
 逆に、入力端子の電圧が下降すると、駆動N型FET101及び電流源FET103のゲート電圧が下降するため、駆動N型FET101のソース-ドレイン間電流が減少し、かつ電流源FET103のソース-ドレイン間電流が増加する。その結果、SSF回路120よりも速やかに、駆動N型FET101のソース電圧が下降し、かつドレイン電圧が上昇する。駆動N型FET101のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動N型FET101のドレイン電圧の上昇によって、帰還P型FET104のゲート電圧が上昇してソース-ドレイン間電流が減少し、かつ、帰還N型FET105のゲート電圧が下降してソース-ドレイン間電流が減少する。負荷FET102は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動N型FET101のソース-ドレイン間電流が増加に転じる。これにより、駆動N型FET101のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動N型FET101のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
[0243]
 以上から、増幅回路500では、SSF回路120に比べて、帰還N型FET105が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立上時よりも立下時において、出力帰還速度が速くなる。そのため、増幅回路500の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路500の出力波形の立上時間t 及び立下時間t が短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間t sr及び立下セトリング時間t sfが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
[0244]
 次に、増幅回路500の駆動方法を説明する。
[0245]
 負荷FET102のソース及び帰還N型FET105のソースに接地電位を印加し、電流源FET103のソース及び帰還P型FET104のソースに電源電位Vddを印加する。負荷FET102のゲートに固定電位V1を印加することにより飽和領域で動作させて定電流源とする。ただし、Vdd>V1>接地電位(GND)の関係が満たされるものとする。この状態で、駆動N型FET101のゲート及び電流源FET103のゲートに接続された入力端子に入力信号を入力し、駆動N型FET101のソースに接続された出力端子から出力信号を出力する。
[0246]
実施の形態6.
[6-1.構成]
 図20は、本発明の実施の形態6に係る増幅回路600の構成を示す図である。増幅回路600は、電流源FET203のゲートの接続以外は図8Aに示した増幅回路200と同様の構成を有する。すなわち、電流源FET203のゲートは、増幅回路200では固定電位V2に接続されているが、増幅回路600では入力端子に接続されている。これによって、駆動P型FET201と電流源FET203はインバータ回路を構成する。
[0247]
[6-2.動作]
 図21は、図20の増幅回路600の小信号等価回路を示す図である。駆動P型FET201のドレイン及び出力端子におけるキルヒホッフの電流則から、式(23)及び次の式(28)が成り立つ。
[0248]


[0249]
 V in=0とすると、式(23)及び式(28)から、出力抵抗を次の式(29)のように算出できる。
[0250]


[0251]
 式(29)は、実施の形態2の増幅回路200の出力抵抗を示す式(18)と同一である。したがって、増幅回路200と本実施の形態における増幅回路600の出力抵抗は同じであり、出力負荷の駆動力も同じであることがわかる。
[0252]
 図20に戻り、増幅回路600の動作原理について説明する。
[0253]
 入力端子の電圧が上昇すると、駆動P型FET201のゲート電圧が上昇するため、駆動P型FET201のソース-ドレイン間電流が減少し、かつ電流源FET203のソース-ドレイン間電流が増加する。その結果、SSF回路220よりも速やかに、駆動P型FET201のソース電圧が上昇し、かつドレイン電圧が下降する。駆動P型FET201のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動P型FET201のドレイン電圧が下降することによって、帰還P型FET104のゲート電圧が下降してソース-ドレイン間電流が増加し、かつ、帰還N型FET105のゲート電圧が下降してソース-ドレイン間電流が減少する。ここで、負荷FET202は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動P型FET201のソース-ドレイン間電流が増加に転じる。これにより、駆動P型FET201のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動P型FET201のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
[0254]
 逆に、入力端子の電圧が下降すると、駆動P型FET201のゲート電圧が下降するため、駆動P型FET201のソース-ドレイン間電流が増加し、かつ電流源FET203のソース-ドレイン間電流が減少する。その結果、SSF回路220よりも速やかに、駆動P型FET201のソース電圧が下降し、かつドレイン電圧が上昇する。駆動P型FET201のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動P型FET201のドレイン電圧の上昇によって、帰還P型FET104のゲート電圧が上昇してソース-ドレイン間電流が減少し、かつ、帰還N型FET105のゲート電圧が下降してソース-ドレイン間電流が減少する。負荷FET202は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動P型FET201のソース-ドレイン間電流が減少に転じる。これにより、駆動P型FET201のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動P型FET201のソース電圧下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
[0255]
 以上から、増幅回路600では、SSF回路220に比べて、帰還P型FET104が追加されたため出力帰還速度が大きくなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立下時よりも立上時において、出力帰還速度が速くなる。そのため、増幅回路600の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路600の出力波形の立上時間t 及び立下時間t が短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間t sr及び立下セトリング時間t sfが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
[0256]
 次に、増幅回路600の駆動方法を説明する。
[0257]
 負荷FET202のソース及び帰還P型FET104のソースに電源電位Vddを印加し、電流源FET203のソース及び帰還N型FET105のソースに接地電位を印加する。負荷FET202のゲートに固定電位V1を印加することにより飽和領域で動作させて定電流源とする。ただし、Vdd>V1>接地電位(GND)の関係が満たされるものとする。この状態で駆動P型FET201のゲート及び電流源FET203のゲートに接続された入力端子に入力信号を入力し、駆動P型FET201のソースに接続された出力端子から出力信号を出力する。
[0258]
実施の形態7.
[7-1.構成]
 図22は、本発明の実施の形態7に係る増幅回路700の構成を示す図である。増幅回路700は、ダーリントン回路の一形態である。増幅回路700は、駆動N型FET101、負荷FET102、帰還N型FET105及び帰還PNP型バイポーラトランジスタ(BJT、Bipolar Junction Transistor)504を備える。
[0259]
 負荷FET102のソースはGNDに接続され、ドレインは駆動N型FET101のソースに接続されている。駆動N型FET101のドレインは帰還PNP型BJT504のベースに接続されている。駆動N型FET101のゲートには、増幅回路100の入力端子INが接続されている。負荷FET102のゲートには、固定電位V1が入力される。
[0260]
 ここで、BJTの導電型を表す「PNP型」及び「NPN型」は、本発明の「第1導電型」及び「第2導電型」の一例である。第1導電型がPNP型であり、第2導電型がNPN型であってもよいし、その逆であってもよい。
[0261]
 また、BJTの「ベース」、「エミッタ」、及び「コレクタ」は、それぞれ本発明の「制御端子」、「第1端子」、及び「第2端子」の一例である。
[0262]
 帰還PNP型BJT504のエミッタは電源に接続され、コレクタは帰還N型FET105のゲートに接続されている。帰還N型FET105のソースは、GNDに接続されている。帰還PNP型BJT504のコレクタと帰還N型FET105のドレインとの接続点は、出力端子OUTに接続されている。
[0263]
 図1Aに示した実施の形態1の増幅回路100と比較すると、増幅回路700は、増幅回路100において、帰還P型FET104を帰還PNP型BJT504に変更し、電流源FET103を取り除いた構成を有する。
[0264]
[7-2.動作]
 増幅回路700の動作原理を、従来のソースフォロワ回路110(図2)及び従来のFET入力インバ-テッドダーリントン(ID)回路の動作原理と比較しながら説明する。
[0265]
 図23は、従来のFET入力ID回路720の構成を示す図である。FET入力ID回路720は、図2に示したソースフォロワ回路110に加えて、帰還PNP型BJT504を備える。帰還PNP型BJT504のエミッタは電源に接続され、コレクタは出力端子OUTに接続され、ベースは駆動N型FET101のドレインに接続されている。これによって、帰還PNP型BJT504は帰還回路を構成する。図22の増幅回路700と比較すると、FET入力ID回路720は、増幅回路700から帰還N型FET105を省いた構成を有する。
[0266]
 図24は、図23のFET入力ID回路720の小信号等価回路を示す図である。駆動N型FET101のドレイン及び出力端子におけるキルヒホッフの電流則から、次の式(30)及び式(31)が成り立つ。
[0267]


[0268]


 ここで、r fbp_bは帰還PNP型BJT504のベース抵抗、r fbp_cは帰還PNP型BJT504のコレクタ抵抗である。
[0269]
 V in=0とすると、式(30)及び式(31)から、出力抵抗を次の式(32)のように算出できる。
[0270]


[0271]
 チャネル長変調が無い理想的なFETでは、r ln→∞、r dn>>r fbp_b、gm dndn>>1、及びgm fbpfbp_c>>1であるから、式(32)は、次の式(33)のように近似できる。
[0272]


[0273]
 式(33)を式(3)と比較すると、FET入力ID回路720では、出力抵抗がソースフォロワ回路110の1/gm fbpfbp_b倍に低減することがわかる。このため、FET入力ID回路720における出力負荷の駆動力は、ソースフォロワ回路110に比べて高い。
[0274]
 図23に戻り、FET入力ID回路720の動作原理について説明する。
[0275]
 入力端子の電圧が上昇すると、駆動N型FET101のゲート電圧が上昇するため、駆動N型FET101のソース-ドレイン間電流が増加する。その結果、駆動N型FET101のソース電圧が上昇し、かつドレイン電圧が下降する。駆動N型FET101のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動N型FET101のドレイン電圧の下降によって、帰還PNP型BJT504のベース電圧が下降してコレクタ電流が増加する。負荷FET102は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動N型FET101のソース-ドレイン間電流が減少に転じる。これにより、駆動N型FET101のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動N型FET101のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
[0276]
 逆に、入力端子の電圧が下降すると、駆動N型FET101のゲート電圧が下降するため、駆動N型FET101のソース-ドレイン間電流が減少する。その結果、駆動N型FET101のソース電圧が下降し、かつドレイン電圧が上昇する。駆動N型FET101のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動N型FET101のドレイン電圧の上昇によって、帰還PNP型BJT504のベース電圧が上昇してコレクタ電流が減少する。負荷FET102は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動N型FET101のソース-ドレイン間電流が増加に転じ、駆動N型FET101のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動N型FET101のソース電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
[0277]
 以上のことから、FET入力ID回路720では、ソースフォロワ回路110に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。
[0278]
 次に、FET入力ID回路720の駆動方法を説明する。
[0279]
 負荷FET102のソースに接地電位を印加し、帰還PNP型BJT504のエミッタに電源電位Vddを印加し、負荷FET102のゲートに固定電位V1を印加することにより飽和領域で動作させて定電流源とする。ただし、Vdd>V1>接地電位(GND)の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動N型FET101のソースに接続された出力端子から出力信号を出力する。
[0280]
 次に、本実施の形態に係る増幅回路700の動作原理について説明する。図25は、図22の増幅回路700の小信号等価回路を示す図である。駆動N型FET101のドレイン及び出力端子におけるキルヒホッフの電流則から、式(30)及び次の式(34)が成り立つ。
[0281]


[0282]
 V in=0とすると、式(30)及び式(34)から、出力抵抗を次の式(35)のように算出できる。
[0283]


[0284]
 チャネル長変調が無い理想的なFETでは、r ln→∞、r dn>>r fbp_b、gm dndn>>1、gm fbnfbn、及びgm fbpfbp_c>>1であるから、式(35)は、次の式(36)のように近似できる。
[0285]


[0286]
 式(36)を式(33)と比較すると、増幅回路700では、出力抵抗がFET入力ID回路720のgm fbp/(gm fbn+gm fbp)倍に低減することがわかる。このため、増幅回路700における出力負荷の駆動力は、FET入力ID回路720に比べて高い。
[0287]
 図22に戻り、増幅回路700の動作原理について説明する。
[0288]
 入力端子の電圧が上昇すると、駆動N型FET101のゲート電圧が上昇するため、ソース-ドレイン間電流が増加する。その結果、駆動N型FET101のソース電圧が上昇し、かつドレイン電圧が下降する。駆動N型FET101のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動N型FET101のドレイン電圧の下降によって、帰還PNP型BJT504のベース電圧が下降してコレクタ電流が増加し、かつ帰還N型FET105のゲート電圧が下降してソース-ドレイン間電流が減少する。負荷FET102は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動N型FET101のソース-ドレイン間電流が減少に転じる。これにより、駆動N型FET101のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動N型FET101のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
[0289]
 逆に、入力端子の電圧が下降すると、駆動N型FET101のゲート電圧が下降するため、ソース-ドレイン間電流が減少する。その結果、駆動N型FET101のソース電圧が下降し、かつドレイン電圧が上昇する。駆動N型FET101のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動N型FET101のドレイン電圧の上昇によって、帰還PNP型BJT504のベース電圧が上昇してコレクタ電流が減少し、かつ帰還N型FET105のゲート電圧が上昇してソース-ドレイン間電流が増加する。負荷FET102は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動N型FET101のソース-ドレイン間電流が増加に転じる。これにより、駆動N型FET101のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動N型FET101のソース電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
[0290]
 以上から、本実施の形態における増幅回路700では、FET入力ID回路720に比べて、帰還N型FET105が追加されたため出力帰還速度が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立上時よりも立下時において、出力帰還速度が速くなる。そのため、増幅回路700の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路700の出力波形の立上時間t 及び立下時間t が短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間t sr及び立下セトリング時間t sfが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
[0291]
 次に、増幅回路700の駆動方法を説明する。
[0292]
 負荷FET102のソース及び帰還N型FET105のソースに接地電位を印加し、帰還PNP型BJT504のエミッタに電源電位Vddを印加する。負荷FET102のゲートに固定電位V1を印加することにより飽和領域で動作させて定電流源とする。ただし、Vdd>V1>接地電位(GND)の関係を満たすものとする。この状態で入力端子に入力信号を入力し、駆動N型FET101のソースに接続された出力端子から出力信号を出力する。
[0293]
 なお、本実施の形態において、帰還N型FET105を帰還NPN型BJTに変更することはできない。なぜなら、その場合は帰還PNP型BJT504のエミッタ-ベース間電流が、帰還NPN型BJTのベース-エミッタ間電流となってしまい、帰還PNP型BJT504及び帰還NPN型BJTの両方に、常時コレクタ電流が流れてしまうからである。
[0294]
実施の形態8.
[8-1.構成]
 図26は、本発明の実施の形態6に係る増幅回路800の構成を示す図である。増幅回路800は、ダーリントン回路の一形態である。実施の形態8の増幅回路800では、実施の形態7の増幅回路700と異なり、駆動FETがP型FETである。
[0295]
 増幅回路800は、駆動P型FET201、負荷FET202、帰還P型FET104及び帰還NPN型BJT605を備える。
[0296]
 負荷FET202のソースは電源に接続され、ドレインは駆動P型FET201のソースに接続されている。駆動P型FET201のゲートには、増幅回路800の入力端子INが接続されている。負荷FET202のゲートには、固定電位V1が入力される。
[0297]
 駆動P型FET201のソースと負荷FET202のドレインとの接続点は、出力端子OUTに接続されている。
[0298]
 帰還P型FET104のソースは電源に接続され、ドレインは帰還NPN型BJT605のコレクタに接続されている。帰還NPN型BJT605のエミッタは、GNDに接続されている。帰還P型FET104のゲート及び帰還NPN型BJT605のベースは、共に、駆動P型FET201のドレインに接続されている。
[0299]
 帰還P型FET104のドレインと帰還NPN型BJT605のコレクタとの接続点は、出力端子OUTに接続されている。
[0300]
[8-2.動作]
 増幅回路800の動作原理を、従来のソースフォロワ回路110(図2)及び従来のFET入力インバ-テッドダーリントン(ID)回路の動作原理と比較しながら説明する。
[0301]
 図27は、従来のFET入力ID回路820の構成を示す図である。FET入力ID回路820は、図2に示したソースフォロワ回路110に加えて、帰還NPN型BJT605を備える。帰還NPN型BJT605のエミッタはGNDに接続され、コレクタは出力端子OUTに接続され、ベースは駆動P型FET201のソースに接続されている。これによって、帰還NPN型BJT605は帰還回路を構成する。図26の増幅回路800と比較すると、FET入力ID回路820は、増幅回路800から帰還P型FET104を省いた構成を有する。
[0302]
 図28は、図27のFET入力ID回路820の小信号等価回路を示す図である。駆動P型FET201のドレイン及び出力端子におけるキルヒホッフの電流則から、次の式(37)及び式(38)が成り立つ。
[0303]


[0304]


 ここで、r fbn_bは帰還NPN型BJT605のベース抵抗、r fbn_cは帰還NPN型BJT605のコレクタ抵抗である。
[0305]
 V in=0とすると、式(37)及び式(38)から、出力抵抗を次の式(39)のように算出できる。
[0306]


[0307]
 チャネル長変調が無い理想的なFETでは、r lp→∞、r dn>>r fbn_b、gm dpdp>>1、及びgm fbnfbn_c>>1であるから、式(39)は、次の式(40)のように近似できる。
[0308]


[0309]
 式(40)を式(3)と比較すると、FET入力ID回路820では、出力抵抗がソースフォロワ回路110の1/gm fbnfbn_b倍に低減することがわかる。このため、FET入力ID回路820における出力負荷の駆動力は、ソースフォロワ回路110に比べて高い。
[0310]
 図27に戻り、FET入力ID回路820の動作原理について説明する。
[0311]
 入力端子の電圧が上昇すると、駆動P型FET201のゲート電圧が上昇するため、駆動P型FET201のソース-ドレイン間電流が減少する。その結果、駆動P型FET201のソース電圧が上昇し、かつドレイン電圧が下降する。駆動P型FET201のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動P型FET201のドレイン電圧の下降によって、帰還NPN型BJT605のベース電圧が下降してコレクタ電流が減少する。負荷FET202は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動P型FET201のソース-ドレイン間電流が増加に転じる。これにより、駆動P型FET201のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動P型FET201のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
[0312]
 逆に、入力端子の電圧が下降すると、駆動P型FET201のゲート電圧が下降するため、駆動P型FET201のソース-ドレイン間電流が増加する。その結果、駆動P型FET201のソース電圧が下降し、かつドレイン電圧が上昇する。駆動P型FET201のソース電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動P型FET201のドレイン電圧の上昇によって、帰還NPN型BJT605のベース電圧が上昇してコレクタ電流が増加する。負荷FET202は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動P型FET201のソース-ドレイン間電流が減少に転じる。これにより、駆動P型FET201のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動P型FET201のソース電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
[0313]
 以上のことから、FET入力ID回路820では、ソースフォロワ回路110に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。
[0314]
 次に、FET入力ID回路820の駆動方法を説明する。
[0315]
 負荷FET102のソースに電源電位Vddを印加し、帰還NPN型BJT605のエミッタに接地電位を印加する。負荷FET202のゲートに固定電位V1を印加することにより飽和領域で動作させて定電流源とする。ただし、Vdd>V1>接地電位(GND)の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動P型FET201に接続された出力端子から出力信号を出力する。
[0316]
 次に、本実施の形態に係る増幅回路800の動作原理について説明する。図29は、図26の増幅回路800の小信号等価回路を示す図である。駆動P型FET201のドレイン及び出力端子におけるキルヒホッフの電流則から、式(37)及び次の式(41)が成り立つ。
[0317]


[0318]
 V in=0とすると、式(37)及び式(41)から、出力抵抗を次の式(42)のように算出できる。
[0319]


[0320]
 チャネル長変調が無い理想的なFETでは、r lp→∞、r dn>>r fbn_b、gm dpdp>>1、gm fbnfbn_c、及びgm fbpfbp>>1であるから、式(42)は、次の式(43)のように近似できる。
[0321]


[0322]
 式(43)を式(30)と比較すると、増幅回路800では、出力抵抗がFET入力ID回路820のgm fbn/(gm fbn+gm fbp)倍に低減することがわかる。このため、増幅回路800における出力負荷の駆動力は、FET入力ID回路820に比べて高い。
[0323]
 図26に戻り、増幅回路800の動作原理について説明する。
[0324]
 入力端子の電圧が上昇すると、駆動P型FET201のゲート電圧が上昇するため、ソース-ドレイン間電流が減少する。その結果、駆動P型FET201のソース電圧が上昇し、かつドレイン電圧が下降する。駆動P型FET201のソース電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動P型FET201のドレイン電圧の下降によって、帰還P型FET104のゲート電圧が下降してソース-ドレイン間電流が増加、かつ帰還NPN型BJT605のベース電圧が下降してコレクタ電流が減少する。負荷FET202は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動P型FET201のソース-ドレイン間電流が増加に転じ、駆動P型FET201のソース電圧の上昇及びドレイン電圧の下降が抑制される。駆動P型FET201のソース電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
[0325]
 逆に、入力端子の電圧が下降すると、駆動P型FET201のゲート電圧が下降するため、ソース-ドレイン間電流が増加する。その結果、駆動P型FET201のソース電圧が下降、かつドレイン電圧が上昇する。駆動P型FET201のソース電圧の下降とは、すなわち出力端子の電圧下降である。同時に、駆動P型FET201のドレイン電圧の上昇によって、帰還P型FET104のゲート電圧が上昇してソース-ドレイン間電流が減少し、かつ帰還NPN型BJT605のベース電圧が上昇してコレクタ電流が増加する。負荷FET202は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動P型FET201のソース-ドレイン間電流が減少に転じ、駆動P型FET201のソース電圧の下降及びドレイン電圧の上昇が抑制される。駆動P型FET201のソース電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
[0326]
 以上から、本実施の形態における増幅回路800ではFET入力ID回路820に比べて、帰還P型FET104が追加されたため出力帰還速度が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立上時よりも立下時において、出力帰還速度が速くなる。そのため、増幅回路800の出力波形において、立上及び立下は急峻となる一方で、立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路300の出力波形の立上時間t 及び立下時間t が短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間t sr及び立下セトリング時間t sfが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
[0327]
 次に、増幅回路800の駆動方法を説明する。
[0328]
 負荷FET202のソース及び帰還P型FET104のソースに電源電位Vddを印加し、帰還NPN型BJT605のエミッタに接地電位を印加する。負荷FET202のゲートに固定電位V1を印加することにより飽和領域で動作させて定電流源とする。ただし、Vdd>V1>接地電位(GND)の関係が満たされるものとする。この状態で、入力端子に入力信号を入力し、駆動P型FET201のソースに接続された出力端子から出力信号を出力する。
[0329]
 なお、本実施の形態において、帰還P型FET104を帰還PNP型BJT504に変更することはできない。なぜなら、その場合は帰還PNP型BJT504のエミッタ-ベース間電流が、帰還NPN型BJT605のベース-エミッタ間電流となってしまい、帰還PNP型BJT504及び帰還NPN型BJT605の両方に、常時コレクタ電流が流れてしまうからである。
[0330]
実施の形態9.
[9-1.構成]
 図30は、本発明の実施の形態9に係る増幅回路900の構成を示す図である。増幅回路900は、ダーリントン回路の一形態である。
[0331]
 図22に示した実施の形態7の増幅回路700と比較すると、増幅回路900は、増幅回路700において、駆動N型FET101を駆動NPN型BJT701に変更した構成を有する。駆動NPN型BJT701のコレクタは、帰還PNP型BJT504のベースと帰還N型FET105のゲートとに接続されている。駆動NPN型BJT701のエミッタは、負荷FET102のドレインに接続されている。駆動NPN型BJT701のベースは、入力端子INに接続されている。駆動NPN型BJT701のエミッタと、負荷FET102のドレインとの接続点は、出力端子OUTに接続されている。
[0332]
[9-2.動作]
 増幅回路900の動作原理を、従来のエミッタフォロワ回路及びID回路の動作原理と比較しながら説明する。
[0333]
 図31は、従来のエミッタフォロワ回路910の構成を示す図である。図31では、負荷FET102のソースはGNDに接続され、ドレインは駆動NPN型BJT701のエミッタに接続されている。駆動NPN型BJT701のコレクタは電源に接続されている。すなわち、駆動NPN型BJT701と、負荷FET102とは、電源-GND間に直列に配置されている。駆動NPN型BJT701のエミッタと負荷FET102のドレインとの接続点は、出力端子OUTに接続されている。負荷FET102のゲートは固定電位V1に接続され、負荷FET102は定電流源として機能する。図30の増幅回路900と比較すると、エミッタフォロワ回路910は、増幅回路900から帰還PNP型BJT504及び帰還N型FET105を省いた構成を有する。
[0334]
 図32は、図31のエミッタフォロワ回路910の小信号等価回路を示す図である。エミッタフォロワ回路910の出力抵抗は、次の式(44)で表される。
[0335]


 ここで、r は信号源V inの出力抵抗、gm dnは駆動NPN型BJT701の相互コンダクタンス、r dn_bは駆動NPN型BJT701のベース抵抗、r dn_cは駆動NPN型BJT701のコレクタ抵抗である。
[0336]
 チャネル長変調が無い理想的なFETでは、r ln→∞である。また、アーリー効果が無い理想的なBJTでは、r dn_c→∞であり、gm dndn_b>>1であるから、式(44)は、次の式(45)のように近似できる。
[0337]


[0338]
 図33は、従来のID回路920の構成を示す図である。図33のID回路920は、図31のエミッタフォロワ回路910に帰還PNP型BJT504を追加した構成を有する。図30の増幅回路900と比較すると、図33のID回路920は、増幅回路900から帰還N型FET105を省いた構成を有する。
[0339]
 図34は、図33のID回路920の小信号等価回路を示す図である。駆動NPN型BJT701のコレクタ及び出力端子におけるキルヒホッフの電流則から、次の式(46)及び式(47)が成り立つ。
[0340]


[0341]


[0342]
 V in=0とすると、式(46)及び式(47)から、出力抵抗を次の式(48)のように算出できる。
[0343]


[0344]
 チャネル長変調が無い理想的なFETでは、r ln→∞である。BJTに関しては、r dn_c>>r fbp_bである。また、gm dndn_c>>1、gm fbpfbp_c>>1、及びgm dndn_b>>1であるから、式(48)は、次の式(49)のように近似できる。
[0345]


[0346]
 式(49)を式(45)と比較すると、ID回路920では、出力抵抗がエミッタフォロワ回路910のA 920/910倍に低減することがわかる。ここで、A 920/910は次の式(50)の通りである。
[0347]


[0348]
 このため、ID回路920における出力負荷の駆動力は、エミッタフォロワ回路910に比べて高い。
[0349]
 図33に戻り、ID回路920の動作原理について説明する。
[0350]
 入力端子の電圧が上昇すると、駆動NPN型BJT701のベース電圧が上昇するため、エミッタ電流が増加する。その結果、駆動NPN型BJT701のエミッタ電圧が上昇、かつコレクタ電圧が下降する。駆動NPN型BJT701のエミッタ電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動NPN型BJT701のコレクタ電圧の下降によって、帰還PNP型BJT504のベース電圧が下降してコレクタ電流が増加する。負荷FET102は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動NPN型BJT701のエミッタ電流が減少に転じる。これにより、駆動NPN型BJT701のエミッタ電圧の上昇及びコレクタ電圧の下降が抑制される。駆動NPN型BJT701のエミッタ電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
[0351]
 逆に、入力端子の電圧が下降すると、駆動NPN型BJT701のベース電圧が下降するため、エミッタ電流が減少する。その結果、駆動NPN型BJT701のエミッタ電圧が下降し、かつコレクタ電圧が上昇する。駆動NPN型BJT701のエミッタ電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動NPN型BJT701のコレクタ電圧上昇によって、帰還PNP型BJT504のベース電圧が上昇してコレクタ電流が減少する。負荷FET102は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動NPN型BJT701のエミッタ電流が増加に転じる。これにより、駆動NPN型BJT701のエミッタ電圧の下降及びコレクタ電圧の上昇が抑制される。駆動NPN型BJT701のエミッタ電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
[0352]
 以上のことから、ID回路920ではエミッタフォロワ回路910に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。
[0353]
 次に、ID回路920の駆動方法を説明する。
[0354]
 負荷FET102のソースに接地電位を印加し、帰還PNP型BJT504のエミッタに電源電位Vddを印加する。負荷FET102のゲートに固定電位V1を印加することにより飽和領域で動作させて定電流源とする。ただし、Vdd>V1>接地電位(GND)の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動NPN型BJT701のエミッタに接続された出力端子から出力信号を出力する。
[0355]
 次に、本実施の形態に係る増幅回路900の動作原理について説明する。図35は、図30の増幅回路900の小信号等価回路を示す図である。駆動NPN型BJT701のコレクタ及び出力端子におけるキルヒホッフの電流則から、式(46)及び次の式(51)が成り立つ。
[0356]


[0357]
 V in=0とすると、式(46)及び式(51)から、出力抵抗を次の式(52)のように算出できる。
[0358]


[0359]
 チャネル長変調が無い理想的なFETでは、r ln→∞である。BJTに関しては、r dn_c>>r fbp_bである。また、gm dndn_c>>1、gm fbnfbn>>1、gm fbpfbp_c>>1、及びgm dndn_b>>1であるから、式(52)は、次の式(53)のように近似できる。
[0360]


[0361]
 式(53)を式(49)と比較すると、増幅回路900では、出力抵抗がID回路920のA 900/920倍に低減することがわかる。ここで、A 900/920は次の式(54)の通りである。
[0362]


[0363]
 このため、増幅回路900における出力負荷の駆動力は、ID回路920に比べて高い。
[0364]
 図30に戻り、増幅回路900の動作原理について説明する。
[0365]
 入力端子の電圧が上昇すると、駆動NPN型BJT701のベース電圧が上昇するためエミッタ、電流が増加する。その結果、駆動NPN型BJT701のエミッタ電圧が上昇し、かつコレクタ電圧が下降する。駆動NPN型BJT701のエミッタ電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動NPN型BJT701のコレクタ電圧の下降によって、帰還PNP型BJT504のベース電圧が下降してコレクタ電流が増加し、かつ帰還N型FET105のゲート電圧が下降してソース-ドレイン間電流が減少する。負荷FET102は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動NPN型BJT701のエミッタ電流が減少に転じる。これにより、駆動NPN型BJT701のエミッタ電圧の上昇及びコレクタ電圧の下降が抑制される。駆動NPN型BJT701のエミッタ電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
[0366]
 逆に、入力端子の電圧が下降すると、駆動NPN型BJT701のベース電圧が下降するため、エミッタ電流が減少する。その結果、駆動NPN型BJT701のエミッタ電圧が下降し、かつコレクタ電圧が上昇する。駆動NPN型BJT701のエミッタ電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動NPN型BJT701のコレクタ電圧の上昇によって、帰還PNP型BJT504のベース電圧が上昇してコレクタ電流が減少し、かつ帰還N型FET105のゲート電圧が上昇してソース-ドレイン間電流が増加する。負荷FET102は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動NPN型BJT701のエミッタ電流が増加に転じる。これにより、駆動NPN型BJT701のエミッタ電圧の下降及びコレクタ電圧の上昇が抑制される。駆動NPN型BJT701のエミッタ電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
[0367]
 以上から、増幅回路900では、ID回路920に比べて、帰還N型FET105が追加されたため出力帰還速度が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立上時よりも立下時において、出力帰還速度が速くなる。そのため、増幅回路900の出力波形において、立上及び立下は急峻となり、逆に立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路900の出力波形の立上時間t 及び立下時間t が短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間t sr及び立下セトリング時間t sfが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
[0368]
 次に、増幅回路900の駆動方法を説明する。
[0369]
 負荷FET102のソース及び帰還N型FET105のソースに接地電位を印加し、帰還PNP型BJT504のエミッタに電源電位Vddを印加する。負荷FET102のゲートに固定電位V1を印加することにより飽和領域で動作させて定電流源とする。ただし、Vdd>V1>接地電位(GND)の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動NPN型BJT701のエミッタに接続された出力端子から出力信号を出力する。
[0370]
 なお、本実施の形態において、帰還N型FET105を帰還NPN型BJT605に変更することはできない。なぜなら、その場合は帰還PNP型BJT504のエミッタ-ベース間電流が、帰還NPN型BJT605のベース-エミッタ間電流となってしまい、帰還PNP型BJT504及び帰還NPN型BJT605の両方に、常時コレクタ電流が流れてしまうからである。
[0371]
実施の形態10.
[10-1.構成]
 図36は、本発明の実施の形態1010に係る増幅回路1000の構成を示す図である。増幅回路1000は、ダーリントン回路の一形態である。
[0372]
 図26に示した実施の形態8の増幅回路800と比較すると、増幅回路1000は、増幅回路800において、駆動P型FET201を駆動PNP型BJT801に変更した構成を有する。駆動PNP型BJT801のコレクタは、帰還P型FET104のゲートと帰還NPN型BJT605のベースとに接続されている。駆動PNP型BJT801のエミッタは、負荷FET202のドレインに接続されている。駆動PNP型BJT801のベースは、入力端子INに接続されている。駆動PNP型BJT801のエミッタと、負荷FET202のドレインとの接続点は、出力端子OUTに接続されている。
[0373]
[10-2.動作]
 増幅回路1000の動作原理を、従来のエミッタフォロワ回路及びID回路の動作原理と比較しながら説明する。
[0374]
 図37は、従来のエミッタフォロワ回路1010の構成を示す図である。図32では、負荷FET202のソースは電源に接続され、ドレインは駆動PNP型BJT801のエミッタに接続されている。駆動PNP型BJT801のコレクタはGNDに接続されている。すなわち、負荷FET202と、駆動PNP型BJT801とは、電源-GND間に直列に配置されている。負荷FET202のドレインと駆動PNP型BJT801のエミッタとの接続点は、出力端子OUTに接続されている。負荷FET202のゲートは固定電位V1に接続され、負荷FET202は定電流源として機能する。図36の増幅回路1000と比較すると、エミッタフォロワ回路1010は、増幅回路1000から帰還P型FET104及び帰還NPN型BJT605を省いた構成を有する。
[0375]
 図38は、図37のエミッタフォロワ回路1010の小信号等価回路を示す図である。エミッタフォロワ回路1010の出力抵抗は、次の式(55)で表される。
[0376]


 ここで、gm dpは駆動PNP型BJT801の相互コンダクタンス、r dp_bは駆動PNP型BJT801のベース抵抗、r dp_cは駆動PNP型BJT801のコレクタ抵抗である。
[0377]
 チャネル長変調が無い理想的なFETでは、r lp→∞である。また、アーリー効果が無い理想的なBJTでは、r dp_c→∞であり、gm dpdp_b>>1であるから、式(55)は、次の式(56)のように近似できる。
[0378]


[0379]
 図39は、従来のID回路1020の構成を示す図である。図39のID回路1020は、図38のエミッタフォロワ回路1010に帰還NPN型BJT605を追加した構成を有する。図36の増幅回路1000と比較すると、図39のID回路1020は、増幅回路1000から帰還P型FET104を省いた構成を有する。
[0380]
 図40は、図39のID回路1020の小信号等価回路を示す図である。駆動PNP型BJT801のコレクタ及び出力端子におけるキルヒホッフの電流則から、次の式(57)及び式(58)が成り立つ。
[0381]


[0382]


[0383]
 V in=0とすると、式(57)及び式(58)から、出力抵抗を次の式(59)のように算出できる。
[0384]


[0385]
 チャネル長変調が無い理想的なFETでは、r lp→∞である。BJTに関しては、r dp_c>>r fbn_bである。また、gm dpdp_c>>1、gm fbnfbn_c>>1、及びgm dpdp_b>>1であるから、式(59)は、次の式(60)のように近似できる。
[0386]


[0387]
 式(60)を式(56)と比較すると、ID回路1020では、出力抵抗がエミッタフォロワ回路1010のA 1020/1010倍に低減することがわかる。ここで、A 1020/1010は次の式(61)の通りである。
[0388]


[0389]
 このため、ID回路1020における出力負荷の駆動力は、エミッタフォロワ回路1010に比べて高い。
[0390]
 図39に戻り、ID回路1020の動作原理について説明する。
[0391]
 入力端子の電圧が上昇すると、駆動PNP型BJT801のベース電圧が上昇するため、エミッタ電流が減少する。その結果、駆動PNP型BJT801のエミッタ電圧が上昇し、かつコレクタ電圧が下降する。駆動PNP型BJT801のエミッタ電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動PNP型BJT801のコレクタ電圧の下降によって、帰還NPN型BJT605のベース電圧が下降してコレクタ電流が減少する。負荷FET202は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動PNP型BJT801のエミッタ間電流が増加に転じる。これにより、駆動PNP型BJT801のエミッタ電圧の上昇及びコレクタ電圧の下降が抑制される。駆動PNP型BJT801のエミッタ電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
[0392]
 逆に、入力端子の電圧が下降すると、駆動PNP型BJT801のベース電圧が下降するため、エミッタ電流が増加する。その結果、駆動PNP型BJT801のエミッタ電圧が下降し、かつコレクタ電圧が上昇する。駆動PNP型BJT801のエミッタ電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動PNP型BJT801のコレクタ電圧の上昇によって、帰還NPN型BJT605のベース電圧が上昇してコレクタ電流が増加する。負荷FET202は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動PNP型BJT801のエミッタ電流が減少に転じる。これにより、駆動PNP型BJT801のエミッタ電圧の下降及びコレクタ電圧の上昇が抑制される。駆動PNP型BJT801のエミッタ電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
[0393]
 以上のことから、ID回路1020ではエミッタフォロワ回路1010に比べて、出力変動が過渡状態から定常状態へ速やかに移行する。
[0394]
 次に、ID回路1020の駆動方法を説明する。
[0395]
 負荷FET202のソースに電源電位Vddを印加し、帰還NPN型BJT605のエミッタに接地電位を印加する。負荷FET202のゲートに固定電位V1を印加することにより飽和領域で動作させて定電流源とする。ただし、Vdd>V1>接地電位(GND)の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動PNP型BJT801のエミッタに接続された出力端子から出力信号を出力する。
[0396]
 次に、本実施の形態に係る増幅回路1000の動作原理について説明する。図41は、図36の増幅回路1000の小信号等価回路を示す図である。駆動PNP型BJT801のコレクタ及び出力端子におけるキルヒホッフの電流則から、式(57)及び次の式(62)が成り立つ。
[0397]


[0398]
 V in=0とすると、式(57)及び式(62)から、出力抵抗を次の式(63)のように算出できる。
[0399]


[0400]
 チャネル長変調が無い理想的なFETでは、r ln→∞である。BJTに関しては、r dp_c>>r fbn_bである。また、gm dpdp_c>>1、gm fbnfbn_c>>1、gm fbpfbp>>1、及びgm dpdp_b>>1であるから、式(63)は、次の式(64)のように近似できる。
[0401]


[0402]
 式(64)を式(60)と比較すると、増幅回路1000では、出力抵抗がID回路1020のA 1000/1020倍に低減することがわかる。ここで、A 1000/1020は次の式(65)の通りである。
[0403]


[0404]
 このため、増幅回路1000における出力負荷の駆動力は、ID回路1020に比べて高い。
[0405]
 図36に戻り、増幅回路1000の動作原理について説明する。
[0406]
 入力端子の電圧が上昇すると、駆動PNP型BJT801のベース電圧が上昇するため、エミッタ電流が減少する。その結果、駆動PNP型BJT801のエミッタ電圧が上昇し、かつコレクタ電圧が下降する。駆動PNP型BJT801のエミッタ電圧の上昇とは、すなわち出力端子の電圧の上昇である。同時に、駆動PNP型BJT801のコレクタ電圧の下降によって、帰還P型FET104のゲート電圧が下降してソース-ドレイン間電流が増加し、かつ帰還NPN型BJT605のベース電圧が下降してコレクタ電流が減少する。負荷FET202は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動PNP型BJT801のエミッタ電流が増加に転じる。これにより、駆動PNP型BJT801のエミッタ電圧の上昇及びコレクタ電圧の下降が抑制される。駆動PNP型BJT801のエミッタ電圧の上昇の抑制とは、すなわち出力端子の電圧上昇の抑制である。
[0407]
 逆に、入力端子の電圧が下降すると、駆動PNP型BJT801のベース電圧が下降するため、エミッタ電流が増加する。その結果、駆動PNP型BJT801のエミッタ電圧が下降し、かつコレクタ電圧が上昇する。駆動PNP型BJT801のエミッタ電圧の下降とは、すなわち出力端子の電圧の下降である。同時に、駆動PNP型BJT801のコレクタ電圧の上昇によって、帰還P型FET104のゲート電圧が上昇してソース-ドレイン間電流が減少、かつ帰還NPN型BJT605のベース電圧が上昇してコレクタ電流が増加する。負荷FET202は定電流源であるから、出力端子におけるキルヒホッフの電流則により、駆動PNP型BJT801のエミッタ電流が減少に転じる。これにより、駆動PNP型BJT801のエミッタ電圧の下降及びコレクタ電圧の上昇が抑制される。駆動PNP型BJT801のエミッタ電圧の下降の抑制とは、すなわち出力端子の電圧下降の抑制である。
[0408]
 以上から、増幅回路1000では、ID回路1020に比べて、帰還P型FET104が追加されたため出力帰還速度が速くなり、出力変動が過渡状態から定常状態へ速やかに移行する。特に、出力波形の立上時よりも立下時において、出力帰還速度が速くなる。そのため、増幅回路1000の出力波形において、立上及び立下は急峻となり、逆に立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。その結果、増幅回路1000の出力波形の立上時間t 及び立下時間t が短縮し、より高速なクロック信号を伝達可能な増幅回路を得ることができる。また、立上セトリング時間t sr及び立下セトリング時間t sfが短縮し、より大きな出力負荷を駆動できる増幅回路を得ることができる。
[0409]
 次に、増幅回路1000の駆動方法を説明する。
[0410]
 負荷FET202のソース及び帰還P型FET104のソースに電源電位Vddを印加し、帰還NPN型BJT605のエミッタに接地電位を印加する。負荷FET202のゲートに固定電位V1を印加することにより飽和領域で動作させて定電流源とする。ただし、Vdd>V1>接地電位(GND)の関係が満たされるものとする。この状態で入力端子に入力信号を入力し、駆動PNP型BJT801のエミッタに接続された出力端子から出力信号を出力する。
[0411]
 なお、本実施の形態において、帰還P型FET104を帰還PNP型BJT504に変更することはできない。なぜなら、その場合は帰還PNP型BJT504のエミッタ-ベース間電流が、帰還NPN型BJT605のベース-エミッタ間電流となってしまい、帰還PNP型BJT504及び帰還NPN型BJT605の両方に、常時コレクタ電流が流れてしまうからである。
[0412]
実施の形態11.
 図42~47は、本発明の実施の形態11に係る増幅回路1100~1105の構成をそれぞれ示す図である。
[0413]
 増幅回路1100~1105は、一端Pと他端Qとの間に直列に接続されたコンデンサと抵抗とからなるRC回路11を備える。
[0414]
 図42に示した増幅回路1100は、図4に示した従来の増幅回路であるSSF回路120にRC回路11を加えた構成を有する。RC回路11の一端Pは電流源FET103のドレイン及び駆動N型FET101のドレインに接続され、他端Qは出力端子に接続されている。
[0415]
 図43に示した増幅回路1101は、図23に示した従来の増幅回路であるFET入力ID回路720にRC回路11を加えた構成を有する。RC回路11の一端Pは駆動N型FET101のドレインに接続され、他端Qは出力端子に接続されている。
[0416]
 図44に示した増幅回路1102は、図33に示した従来の増幅回路であるID回路920にRC回路11を加えた構成を有する。RC回路11の一端Pは駆動NPN型BJT701のコレクタに接続され、他端Qは出力端子に接続されている。
[0417]
 図45に示した増幅回路1103は、図11に示した従来の増幅回路であるSSF回路220にRC回路11を加えた構成を有する。RC回路11の一端Pは出力端子に接続され、他端Qは駆動P型FET201のドレイン及び電流源FET203のドレインに接続されている。
[0418]
 図46に示した増幅回路1104は、図27に示した従来の増幅回路であるFET入力ID回路820にRC回路11を加えた構成を有する。RC回路11の一端Pは出力端子に接続され、他端Qは駆動P型FET201のドレインに接続されている。
[0419]
 図47に示した増幅回路1105は、図39に示した従来の増幅回路であるID回路1020にRC回路11を加えた構成を有する。RC回路11の一端Pは出力端子に接続され、他端Qは駆動PNP型BJT801のコレクタに接続されている。
[0420]
 本実施の形態に係る各増幅回路1100~1105の動作原理は、それぞれの従来の増幅回路と同様である。ただし、RC回路11が追加されたことによって、各増幅回路1100~1105の出力波形において、立上及び立下は緩慢となる。
[0421]
 したがって、本実施の形態に係る各増幅回路1100~1105では、RC回路11が追加されたため、出力波形の立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。本実施の形態は、立上セトリング時間及び立下セトリング時間を短縮することで、より大きな出力負荷を駆動可能な増幅回路を提供できる。
[0422]
 なお、図42~43では、RC回路11は、一端P、コンデンサ、抵抗、他端Qの順番で直列に接続された構成を有するが、本実施の形態に係るRC回路の構成はこれに限定されない。例えば、RC回路は、一端P、抵抗、コンデンサ、他端Qの順番で直列に接続された構成を有してもよい。他の実施の形態でも同様である。
[0423]
実施の形態12.
 図48~53は、本発明の実施の形態12に係る増幅回路1200~1205の構成をそれぞれ示す図である。増幅回路1200~1205は、実施の形態11と同様に、RC回路11を備える。
[0424]
 図48に示した増幅回路1200は、図4に示した従来の増幅回路であるSSF回路120にRC回路11を加えた構成を有する。RC回路11の一端Pは入力端子に接続され、他端Qは電流源FET103のドレイン及び駆動N型FET101のドレインに接続されている。
[0425]
 図49に示した増幅回路1201は、図23に示した従来の増幅回路であるFET入力ID回路720にRC回路11を加えた構成を有する。RC回路11の一端Pは入力端子に接続され、他端Qは駆動N型FET101のドレインに接続されている。
[0426]
 図50に示した増幅回路1202は、図33に示した従来の増幅回路であるID回路920にRC回路11を加えた構成を有する。RC回路11の一端Pは入力端子に接続され、他端Qは駆動NPN型BJT701のコレクタに接続されている。
[0427]
 図51に示した増幅回路1203は、図11に示した従来の増幅回路であるSSF回路220にRC回路11を加えた構成を有する。RC回路11の一端Pは入力端子に接続され、他端Qは駆動P型FET201のドレイン及び電流源FET203のドレインに接続されている。
[0428]
 図52に示した増幅回路1204は、図27に示した従来の増幅回路であるFET入力ID回路820にRC回路11を加えた構成を有する。RC回路11の一端Pは入力端子に接続され、他端Qは駆動P型FET201のドレインに接続されている。
[0429]
 図53に示した増幅回路1205は、図39に示した従来の増幅回路であるID回路1020にRC回路11を加えた構成を有する。RC回路11の一端Pは入力端子に接続され、他端Qは駆動PNP型BJT801のコレクタに接続されている。
[0430]
 本実施の形態に係る各増幅回路1200~1205の動作原理は、それぞれの従来の増幅回路と同様である。ただし、RC回路11が追加されたことによって、各増幅回路1200~1205の出力波形において、立上及び立下は緩慢となる。
[0431]
 したがって、本実施の形態に係る各増幅回路1200~1205では、RC回路11が追加されたため、出力波形の立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。本実施の形態は、立上セトリング時間及び立下セトリング時間を短縮することで、より大きな出力負荷を駆動可能な増幅回路を提供できる。
[0432]
 さらに、本実施の形態に係る各増幅回路1200~1205では、RC回路11は出力端子に接続されていない。したがって、本実施の形態に係る各増幅回路1200~1205は、出力波形が出力負荷の影響を受けない点で有利である。
[0433]
実施の形態13.
 図54~59は、本発明の実施の形態13に係る増幅回路1300~1305の構成をそれぞれ示す図である。増幅回路1300~1305は、実施の形態11及び12と同様に、RC回路11を備える。
[0434]
 図54に示した増幅回路1300は、図4に示した従来の増幅回路であるSSF回路120にRC回路11を加えた構成を有する。RC回路11の一端Pは電源に接続され、他端Qは電流源FET103のドレイン及び駆動N型FET101のドレインに接続されている。もっとも、本実施の形態はこれに限定されず、RC回路11の一端Pは固定電位に接続されればよい。例えば、RC回路11の一端Pは、GND又は固定電位V1等に接続されてもよい。
[0435]
 図55に示した増幅回路1301は、図23に示した従来の増幅回路であるFET入力ID回路720にRC回路11を加えた構成を有する。RC回路11の一端Pは電源に接続され、他端Qは駆動N型FET101のドレインに接続されている。もっとも、本実施の形態はこれに限定されず、RC回路11の一端Pは固定電位に接続されればよい。例えば、RC回路11の一端Pは、GND又は固定電位V1等に接続されてもよい。
[0436]
 図56に示した増幅回路1302は、図33に示した従来の増幅回路であるID回路920にRC回路11を加えた構成を有する。RC回路11の一端Pは電源に接続され、他端Qは駆動NPN型BJT701のコレクタに接続されている。もっとも、本実施の形態はこれに限定されず、RC回路11の一端Pは固定電位に接続されればよい。例えば、RC回路11の一端Pは、GND又は固定電位V1等に接続されてもよい。
[0437]
 図57に示した増幅回路1303は、図11に示した従来の増幅回路であるSSF回路220にRC回路11を加えた構成を有する。RC回路11の一端Pは駆動P型FET201のドレイン及び電流源FET203のドレインに接続され、他端QはGNDに接続されている。もっとも、本実施の形態はこれに限定されず、RC回路11の他端Qは固定電位に接続されればよい。例えば、RC回路11の他端Qは、電源又は固定電位V1等に接続されてもよい。
[0438]
 図58に示した増幅回路1304は、図27に示した従来の増幅回路であるFET入力ID回路820にRC回路11を加えた構成を有する。RC回路11の一端Pは駆動P型FET201のドレインに接続され、他端QはGNDに接続されている。もっとも、本実施の形態はこれに限定されず、RC回路11の他端Qは固定電位に接続されればよい。例えば、RC回路11の他端Qは、電源又は固定電位V1等に接続されてもよい。
[0439]
 図59に示した増幅回路1305は、図39に示した従来の増幅回路であるID回路1020にRC回路11を加えた構成を有する。RC回路11の一端Pは駆動PNP型BJT801のコレクタに接続され、他端QはGNDに接続されている。もっとも、本実施の形態はこれに限定されず、RC回路11の他端Qは固定電位に接続されればよい。例えば、RC回路11の他端Qは、電源又は固定電位V1等に接続されてもよい。
[0440]
 本実施の形態に係る各増幅回路1300~1305の動作原理は、それぞれの従来の増幅回路と同様である。ただし、RC回路11が追加されたことによって、各増幅回路1300~1305の出力波形において、立上及び立下は緩慢となる。
[0441]
 したがって、本実施の形態に係る各増幅回路1300~1305では、RC回路11が追加されたため、出力波形の立上及び立下のオーバシュート及びアンダシュートは抑制され、出力波形の発振も抑制される。本実施の形態は、立上セトリング時間及び立下セトリング時間を短縮することで、より大きな出力負荷を駆動可能な増幅回路を提供できる。
[0442]
 さらに、本実施の形態に係る各増幅回路1300~1305では、RC回路11は出力端子に接続されていない。したがって、本実施の形態に係る各増幅回路1300~1305は、出力波形が出力負荷の影響を受けない点で有利である。
[0443]
 さらにまた、本実施の形態に係る各増幅回路1300~1305では、RC回路11は入力端子に接続されていない。したがって、本実施の形態に係る各増幅回路1300~1305は、入力端子に接続される前段回路がRC回路11の影響を受けない点で有利である。

符号の説明

[0444]
 100 増幅回路、101 駆動N型FET、102 負荷FET、103 電流源FET、104 帰還P型FET、105 帰還N型FET、201 駆動P型FET、202 負荷FET、203 電流源FET、504 帰還PNP型BJT、605 帰還NPN型BJT、701 駆動NPN型BJT、801 駆動PNP型BJT。

請求の範囲

[請求項1]
 入力端子に入力された信号を増幅して出力端子に出力する増幅回路であって、
 制御端子と、第1電位に接続された第1端子と、前記出力端子に接続された第2端子と、を有する第1導電型の第1トランジスタと、
 前記入力端子に接続された制御端子と、前記出力端子に接続された第1端子と、前記第1トランジスタの前記制御端子に接続された第2端子と、を有する、前記第1導電型と異なる第2導電型の第2トランジスタと、
 第1固定電位に接続されたゲートと、第2電位に接続されたソースと、前記出力端子に接続されたドレインと、を有する第3導電型の電界効果トランジスタである第3トランジスタと、
 前記第1トランジスタの前記制御端子に接続されたゲートと、前記第2電位に接続されたソースと、前記出力端子に接続されたドレインと、を有する、前記第3導電型と異なる第4導電型の電界効果トランジスタである第4トランジスタと、
 を備える増幅回路。
[請求項2]
 前記第1トランジスタは、バイポーラトランジスタであり、前記第1トランジスタの前記制御端子はベースであり、前記第1端子はエミッタであり、前記第2端子はコレクタである、請求項1に記載の増幅回路。
[請求項3]
 前記第2トランジスタは、バイポーラトランジスタであり、前記第2トランジスタの前記制御端子はベースであり、前記第1端子はエミッタであり、前記第2端子はコレクタである、請求項2に記載の増幅回路。
[請求項4]
 前記第2トランジスタは、電界効果トランジスタであり、前記第2トランジスタの前記制御端子はゲートであり、前記第1端子はソースであり、前記第2端子はドレインである、請求項2に記載の増幅回路。
[請求項5]
 前記第1トランジスタは、電界効果トランジスタであり、前記第1トランジスタの前記制御端子はゲートであり、前記第1端子はソースであり、前記第2端子はドレインであり、
 前記第2トランジスタは、電界効果トランジスタであり、前記第2トランジスタの前記制御端子はゲートであり、前記第1端子はソースであり、前記第2端子はドレインであり、
 前記増幅回路は、前記第2トランジスタのドレインに電流を供給する電流源素子を更に備える、
 請求項1に記載の増幅回路。
[請求項6]
 前記電流源素子は、第2固定電位に接続されたゲートと、前記第1電位に接続されたソースと、前記第2トランジスタのドレインに接続されたドレインと、を有する前記第1導電型の電界効果トランジスタである、請求項5に記載の増幅回路。
[請求項7]
 前記第2固定電位は、前記入力端子に接続された、請求項6に記載の増幅回路。
[請求項8]
 定常状態のとき、前記第2トランジスタの第1端子と前記第3トランジスタのドレインとの接続点と、前記出力端子と、の間に電流が流れない、請求項6又は7に記載の増幅回路。
[請求項9]
 前記第1電位は電源電位Vddであり、前記第2電位は接地電位であり、定常状態において、式:
[数1]


[式中、β lnは、前記第3トランジスタの利得係数であり、
 λ lnは、前記第3トランジスタのチャネル長変調係数であり、
 β cpは、前記電流源素子の利得係数であり、
 λ cpは、前記電流源素子のチャネル長変調係数であり、
 V1は、前記第1固定電位であり、
 V2は、前記第2固定電位であり、
 V Aは、前記第1トランジスタの前記制御端子における電位であり、
 Vth lnは、前記第3トランジスタのしきい値電圧であり、
 Vth cpは、前記電流源素子のしきい値電圧である。]
を満たす、請求項8に記載の増幅回路。
[請求項10]
 前記第1電位は電源電位Vddであり、前記第2電位は接地電位であり、定常状態において、式:
[数2]


[式中、β lnは、前記第3トランジスタの利得係数であり、
 β cpは、前記電流源素子の利得係数であり、
 V1は、前記第1固定電位であり、
 V2は、前記第2固定電位であり、
 Vth lnは、前記第3トランジスタのしきい値電圧であり、
 Vth cpは、前記電流源素子のしきい値電圧である。]
を満たす、請求項8に記載の増幅回路。
[請求項11]
 前記第1電位は接地電位であり、前記第2電位は電源電位Vddであり、定常状態において、式:
[数3]


[式中、β lpは、前記第3トランジスタの利得係数であり、
 λ lpは、前記第3トランジスタのチャネル長変調係数であり、
 β cnは、前記電流源素子の利得係数であり、
 λ cnは、前記電流源素子のチャネル長変調係数であり、
 V1は、前記第1固定電位であり、
 V2は、前記第2固定電位であり、
 V Aは、前記第1トランジスタの前記制御端子における電位であり、
 Vth lpは、前記第3トランジスタのしきい値電圧であり、
 Vth cnは、前記電流源素子のしきい値電圧である。]
を満たす、請求項8に記載の増幅回路。
[請求項12]
 前記第1電位は接地電位であり、前記第2電位は電源電位Vddであり、定常状態において、式:
[数4]


[式中、β lpは、前記第3トランジスタの利得係数であり、
 β cnは、前記電流源素子の利得係数であり、
 V1は、前記第1固定電位であり、
 V2は、前記第2固定電位であり、
 Vth lpは、前記第3トランジスタのしきい値電圧であり、
 Vth cnは、前記電流源素子のしきい値電圧である。]
を満たす、請求項8に記載の増幅回路。
[請求項13]
 式:
 V1+V2=Vdd
を満たす、請求項9~12のいずれかに記載の増幅回路。
[請求項14]
 式:
 -Vth fbp=Vth fbn かつ β fbp=β fbn
を満たす、請求項8~13のいずれかに記載の増幅回路。
[請求項15]
 入力端子に入力された信号を増幅して出力端子に出力する増幅回路であって、
 ゲートと、第1電位に接続されたソースと、前記出力端子に接続されたドレインと、を有する、第1導電型の電界効果トランジスタである第1トランジスタと、
 前記入力端子に接続されたゲートと、ソースと、前記第1トランジスタのゲートに接続されたドレインと、を有する、前記第1導電型と異なる第2導電型の電界効果トランジスタである第2トランジスタと、
 第1固定電位に接続されたゲートと、第2電位に接続されたソースと、前記第2トランジスタのソースに接続されたドレインと、を有する、前記第2導電型の電界効果トランジスタである第3トランジスタと、
 前記第1トランジスタのゲートに接続されたゲートと、前記第2電位に接続されたソースと、前記出力端子に接続されたドレインと、を有する、前記第2導電型の電界効果トランジスタである第4トランジスタと、
 前記第2トランジスタのドレインに電流を供給する電流源素子と、
 一方の入力端子が、前記第2トランジスタのソースと前記第3トランジスタのドレインとの接続点に接続され、他方の入力端子が、前記出力端子に接続された、差動増幅回路と、
 前記差動増幅回路の前記一方の入力端子と前記他方の入力端子とを接続するか否かを切り替えることができる開閉器と、
 を備える増幅回路。
[請求項16]
 前記第1トランジスタ及び前記第4トランジスタは、エンハンスメント型のトランジスタである、請求項5~15のいずれかに記載の増幅回路。
[請求項17]
 前記電流源素子、前記第2トランジスタ、及び前記第3トランジスタは、デプレッション型のトランジスタである、請求項5~16のいずれかに記載の増幅回路。
[請求項18]
 請求項8に記載の増幅回路と、
 前記第2トランジスタの第1端子と前記第3トランジスタのドレインとの接続点と、前記出力端子と、の間に電流が流れない条件を満たすための前記第1固定電位及び前記第2固定電位を決定するために使用されるTEG回路と、を備える複合回路であって、
 前記TEG回路は、
 ゲートと、第1電位に接続されたソースと、前記出力端子に接続されたドレインと、を有する、第1導電型の電界効果トランジスタである第1トランジスタと、
 前記入力端子に接続されたゲートと、ソースと、前記第1トランジスタのゲートに接続されたドレインと、を有する、前記第1導電型と異なる第2導電型の電界効果トランジスタである第2トランジスタと、
 第1固定電位に接続されたゲートと、第2電位に接続されたソースと、前記第2トランジスタのソースに接続されたドレインと、を有する、前記第2導電型の電界効果トランジスタである第3トランジスタと、
 前記第1トランジスタのゲートに接続されたゲートと、前記第2電位に接続されたソースと、前記出力端子に接続されたドレインと、を有する、前記第2導電型の電界効果トランジスタである第4トランジスタと、
 前記第2トランジスタのドレインに電流を供給する電流源素子とを備える、
 複合回路。
[請求項19]
 前記TEG回路の前記第2トランジスタのソースと前記TEG回路の前記第3トランジスタのドレインとの接続点と、前記TEG回路の前記出力端子と、を事後的に短絡することができるように構成された、請求項18に記載の複合回路。
[請求項20]
 入力端子に入力された信号を増幅して出力端子に出力する増幅回路であって、
 ゲートと、第1電位に接続されたソースと、前記出力端子に接続されたドレインと、を有する第1導電型の第1電界効果トランジスタと、
 前記入力端子に接続されたゲートと、前記出力端子に接続されたソースと、前記第1電界効果トランジスタのゲートに接続されたドレインと、を有する、前記第1導電型と異なる第2導電型の第2電界効果トランジスタと、
 第1固定電位に接続されたゲートと、第2電位に接続されたソースと、前記出力端子に接続されたドレインと、を有する前記第2導電型の第3電界効果トランジスタと、
 前記入力端子に接続されたゲートと、前記第1電位に接続されたソースと、前記第2電界効果トランジスタのドレインに接続されたドレインと、を有する前記第1導電型の第4電界効果トランジスタと、
 を備える増幅回路。
[請求項21]
 入力端子に入力された信号を増幅して出力端子に出力する増幅回路であって、
 制御端子と、第1電位に接続された第1端子と、前記出力端子に接続された第2端子と、を有する第1導電型の第1トランジスタと、
 前記入力端子に接続された制御端子と、前記出力端子に接続された第1端子と、前記第1トランジスタの前記制御端子に接続された第2端子と、を有する、前記第1導電型と異なる第2導電型の第2トランジスタと、
 第1固定電位に接続されたゲートと、第2電位に接続されたソースと、前記出力端子に接続されたドレインと、を有する第3導電型の電界効果トランジスタである第3トランジスタと、
 前記出力端子、前記入力端子、及び前記第1電位のうちのいずれかと、前記第2トランジスタの前記第2端子と、の間に直列に接続されたRC回路と、
 を備える増幅回路。
[請求項22]
 前記第1トランジスタは、バイポーラトランジスタであり、前記第1トランジスタの前記制御端子はベースであり、前記第1端子はエミッタであり、前記第2端子はコレクタである、請求項21に記載の増幅回路。
[請求項23]
 前記第2トランジスタは、バイポーラトランジスタであり、前記第2トランジスタの前記制御端子はベースであり、前記第1端子はエミッタであり、前記第2端子はコレクタである、請求項22に記載の増幅回路。
[請求項24]
 前記第2トランジスタは、電界効果トランジスタであり、前記第2トランジスタの前記制御端子はゲートであり、前記第1端子はソースであり、前記第2端子はドレインである、請求項22に記載の増幅回路。
[請求項25]
 前記第1トランジスタは、電界効果トランジスタであり、前記第1トランジスタの前記制御端子はゲートであり、前記第1端子はソースであり、前記第2端子はドレインであり、
 前記第2トランジスタは、電界効果トランジスタであり、前記第2トランジスタの前記制御端子はゲートであり、前記第1端子はソースであり、前記第2端子はドレインであり、
 前記増幅回路は、前記第2トランジスタのドレインに電流を供給する電流源素子を更に備える、
 請求項21に記載の増幅回路。
[請求項26]
 前記電流源素子は、第2固定電位に接続されたゲートと、前記第1電位に接続されたソースと、前記第2トランジスタのドレインに接続されたドレインと、を有する前記第1導電型の電界効果トランジスタである、請求項25に記載の増幅回路。

図面

[ 図 1A]

[ 図 1B]

[ 図 1C]

[ 図 1D]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8A]

[ 図 8B]

[ 図 8C]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20]

[ 図 21]

[ 図 22]

[ 図 23]

[ 図 24]

[ 図 25]

[ 図 26]

[ 図 27]

[ 図 28]

[ 図 29]

[ 図 30]

[ 図 31]

[ 図 32]

[ 図 33]

[ 図 34]

[ 図 35]

[ 図 36]

[ 図 37]

[ 図 38]

[ 図 39]

[ 図 40]

[ 図 41]

[ 図 42]

[ 図 43]

[ 図 44]

[ 図 45]

[ 図 46]

[ 図 47]

[ 図 48]

[ 図 49]

[ 図 50]

[ 図 51]

[ 図 52]

[ 図 53]

[ 図 54]

[ 図 55]

[ 図 56]

[ 図 57]

[ 図 58]

[ 図 59]