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1. WO2020130141 - 半導体装置

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明 細 書

発明の名称 半導体装置

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

発明が解決しようとする課題

0004   0005   0006   0007   0008  

課題を解決するための手段

0009   0010   0011   0012   0013   0014   0015   0016   0017  

図面の簡単な説明

0018  

発明を実施するための形態

0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154   0155   0156   0157   0158   0159   0160   0161   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符号の説明

0923  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25   26   27   28   29   30   31   32   33   34   35   36   37   38   39   40   41   42   43   44   45   46   47   48   49   50   51   52   53   54   55   56   57   58   59   60   61   62   63   64   65   66   67   68   69   70   71   72   73   74   75   76   77   78   79   80  

図面

1   2   3   4   5   6   7   8   9   10   11   12A   12B   13   14A   14B   15A   15B   16   17A   17B   18A   18B   19A   19B   20   21   22   23   24A   24B   25   26   27A   27B   28   29A   29B   30A   30B   31   32A   32B   33   34A   34B   35   36A   36B   37   38   39   40   41   42   43   44   45   46   47   48   49   50   51   52   53   54   55   56   57   58   59  

明 細 書

発明の名称 : 半導体装置

技術分野

[0001]
 本発明は、絶縁ゲート型のトランジスタを備えた半導体装置に関する。

背景技術

[0002]
 特許文献1は、絶縁ゲート型のトランジスタを備えた半導体装置の一例としてのプレーナゲート型の半導体装置を開示している。この半導体装置は、主面を有する半導体層と、主面の上に形成されたゲート絶縁層と、ゲート絶縁層の上に形成されたゲート電極と、半導体層の表層部においてゲート絶縁層を挟んでゲート電極に対向するチャネルと、を含む。

先行技術文献

特許文献

[0003]
特許文献1 : 特開2015-70193号公報

発明の概要

発明が解決しようとする課題

[0004]
 絶縁ゲート型のトランジスタを備えた半導体装置は、使用態様の一例として誘導性負荷に接続されることがある。この場合、電気的特性として、優れたオン抵抗および優れたアクティブクランプ耐量が求められる。オン抵抗は、通常動作時における半導体装置の抵抗値である。アクティブクランプ耐量は、アクティブクランプ動作時におけるトランジスタの耐量である。
[0005]
 アクティブクランプ耐量は、具体的には、トランジスタのオン状態からオフ状態への遷移時において、誘導性負荷に蓄積されたエネルギに起因して生じる逆起電力に対するトランジスタの耐量である。アクティブクランプ動作とは、逆起電力をトランジスタで消費(吸収)させる際のトランジスタの一動作である。
[0006]
 オン抵抗およびアクティブクランプ耐量は、一例として、トランジスタのチャネルの面積によって調整される。チャネルの面積を増加させた場合、通常動作時において電流経路を増加させることができるから、オン抵抗を低下させることができる。しかし、この場合、アクティブクランプ動作時において逆起電力に起因する急激な温度上昇によってアクティブクランプ耐量が低下する。
[0007]
 これとは反対に、チャネルの面積を減少させた場合、通常動作時において電流経路が縮小するから、オン抵抗が増加する。しかし、この場合、アクティブクランプ動作時において逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量を向上させることができる。このように、チャネルの面積に基づく調整法にはトレードオフの関係が存在するため、優れたオン抵抗および優れたアクティブクランプ耐量を両立することは困難である。
[0008]
 本発明の一実施形態は、優れたオン抵抗および優れたアクティブクランプ耐量を両立できる半導体装置を提供する。

課題を解決するための手段

[0009]
 本発明の一実施形態は、半導体層と、前記半導体層に形成された絶縁ゲート型の第1トランジスタと、前記半導体層に形成された絶縁ゲート型の第2トランジスタと、前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層の上に形成され、通常動作時に前記第1トランジスタおよび前記第2トランジスタをオン状態に制御し、アクティブクランプ動作時に前記第1トランジスタをオフ状態に制御すると共に前記第2トランジスタをオン状態に制御する制御信号を伝達する制御配線と、を含む、半導体装置を提供する。
[0010]
 この半導体装置によれば、通常動作時には、第1トランジスタおよび第2トランジスタを利用して電流を流すことができる。これにより、オン抵抗の低減を図ることができる。一方、アクティブクランプ動作時には、第1トランジスタを停止させた状態で第2トランジスタを利用して電流を流すことができる。これにより、逆起電力に起因する急激な温度上昇を抑制しながら、第2トランジスタによって逆起電力を消費(吸収)できる。その結果、アクティブクランプ耐量の向上を図ることができる。よって、優れたオン抵抗および優れたアクティブクランプ耐量を両立できる。
[0011]
 本発明の一実施形態は、半導体層と、前記半導体層に形成された絶縁ゲート型の第1トランジスタと、前記半導体層に形成された絶縁ゲート型の第2トランジスタと、前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層に形成され、通常動作時に前記第1トランジスタおよび前記第2トランジスタをオン状態に制御し、アクティブクランプ動作時に前記第1トランジスタをオフ状態に制御すると共に前記第2トランジスタをオン状態に制御する制御回路と、を含む、半導体装置を提供する。
[0012]
 この半導体装置によれば、通常動作時には、第1トランジスタおよび第2トランジスタを利用して電流を流すことができる。これにより、オン抵抗の低減を図ることができる。一方、アクティブクランプ動作時には、第1トランジスタを停止させた状態で第2トランジスタを利用して電流を流すことができる。これにより、逆起電力に起因する急激な温度上昇を抑制しながら、第2トランジスタによって逆起電力を消費(吸収)できる。その結果、アクティブクランプ耐量の向上を図ることができる。よって、優れたオン抵抗および優れたアクティブクランプ耐量を両立できる。
[0013]
 本発明の一実施形態は、半導体層と、第1チャネルを含み、前記半導体層に形成された絶縁ゲート型の第1トランジスタと、第2チャネルを含み、前記半導体層に形成された絶縁ゲート型の第2トランジスタと、前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層の上に形成され、アクティブクランプ動作時における前記第1チャネルおよび前記第2チャネルの利用率が、零を超えて通常動作時における前記第1チャネルおよび前記第2チャネルの利用率未満となるように前記第1トランジスタおよび前記第2トランジスタを制御する制御信号を伝達する制御配線と、を含む、半導体装置を提供する。
[0014]
 この半導体装置によれば、通常動作時では、第1チャネルおよび第2チャネルの利用率が相対的に増加する。これにより、電流経路が相対的に増加するから、オン抵抗の低減を図ることができる。一方、アクティブクランプ動作時では、第1チャネルおよび第2チャネルの利用率が相対的に減少する。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量の向上を図ることができる。よって、優れたオン抵抗および優れたアクティブクランプ耐量の両立を図ることができる。
[0015]
 本発明の一実施形態は、半導体層と、第1チャネルを含み、前記半導体層に形成された絶縁ゲート型の第1トランジスタと、第2チャネルを含み、前記半導体層に形成された絶縁ゲート型の第2トランジスタと、前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層に形成され、アクティブクランプ動作時における前記第1チャネルおよび前記第2チャネルの利用率が、零を超えて通常動作時における前記第1チャネルおよび前記第2チャネルの利用率未満となるように前記第1トランジスタおよび前記第2トランジスタを制御する制御回路と、を含む、半導体装置を提供する。
[0016]
 この半導体装置によれば、通常動作時では、第1チャネルおよび第2チャネルの利用率が相対的に増加する。これにより、電流経路が相対的に増加するから、オン抵抗の低減を図ることができる。一方、アクティブクランプ動作時では、第1チャネルおよび第2チャネルの利用率が相対的に減少する。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量の向上を図ることができる。よって、優れたオン抵抗および優れたアクティブクランプ耐量の両立を図ることができる。
[0017]
 本発明における上述の、または、さらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。

図面の簡単な説明

[0018]
[図1] 図1は、本発明の第1実施形態に係る半導体装置を1つの方向から見た斜視図である。
[図2] 図2は、図1に示す半導体装置の電気的構造を示すブロック回路図である。
[図3] 図3は、図1に示す半導体装置の通常動作およびアクティブクランプ動作を説明するための回路図である。
[図4] 図4は、図3に示す回路図に適用される主要な電気信号の波形図である。
[図5] 図5は、図1に示す領域Vの断面斜視図である。
[図6] 図6は、図5から電極を取り除いた断面斜視図である。
[図7] 図7は、図6から半導体層の上の構造を取り除いた断面斜視図であって、第1形態例に係るチャネル構造を含む形態を示す断面斜視図である。
[図8] 図8は、図7に示す半導体層の平面図である。
[図9] 図9は、図5に示す第1トレンチゲート構造および第2トレンチゲート構造を含む領域の拡大断面図である。
[図10] 図10は、図5に示す第1トレンチゲート構造の拡大断面図である。
[図11] 図11は、図5に示す第2トレンチゲート構造の拡大断面図である。
[図12A] 図12Aは、図7に対応する領域の断面斜視図であって、第2形態例に係るチャネル構造を含む形態を示す断面斜視図である。
[図12B] 図12Bは、図7に対応する領域の断面斜視図であって、第3形態例に係るチャネル構造を含む形態を示す断面斜視図である。
[図13] 図13は、アクティブクランプ耐量および面積抵抗率の関係を実測によって調べたグラフである。
[図14A] 図14Aは、図1に示す半導体装置の第1制御例に係る通常動作を説明するための断面斜視図である。
[図14B] 図14Bは、図1に示す半導体装置の第1制御例に係るアクティブクランプ動作を説明するための断面斜視図である。
[図15A] 図15Aは、図1に示す半導体装置の第2制御例に係る通常動作を説明するための断面斜視図である。
[図15B] 図15Bは、図1に示す半導体装置の第2制御例に係るアクティブクランプ動作を説明するための断面斜視図である。
[図16] 図16は、図7に対応する領域の断面斜視図であって、本発明の第2実施形態に係る半導体装置を示す斜視図である。
[図17A] 図17Aは、図16に示す半導体装置の第1制御例に係る通常動作を説明するための断面斜視図である。
[図17B] 図17Bは、図16に示す半導体装置の第1制御例に係るアクティブクランプ動作を説明するための断面斜視図である。
[図18A] 図18Aは、図16に示す半導体装置の第2制御例に係る通常動作を説明するための断面斜視図である。
[図18B] 図18Bは、図16に示す半導体装置の第2制御例に係るアクティブクランプ動作を説明するための断面斜視図である。
[図19A] 図19Aは、図16に示す半導体装置の第3制御例に係る通常動作を説明するための断面斜視図である。
[図19B] 図19Bは、図16に示す半導体装置の第3制御例に係るアクティブクランプ動作を説明するための断面斜視図である。
[図20] 図20は、本発明の第3実施形態に係る半導体装置を1つの方向から見た斜視図である。
[図21] 図21は、図20に示す領域XXIの断面斜視図である。
[図22] 図22は、図21から電極を取り除いた断面斜視図である。
[図23] 図23は、図22から半導体層の上の構造を取り除いた断面斜視図である。
[図24A] 図24Aは、図23に示す半導体装置の通常動作を説明するための断面斜視図である。
[図24B] 図24Bは、図23に示す半導体装置のアクティブクランプ動作を説明するための断面斜視図である。
[図25] 図25は、図21に対応する領域の断面斜視図であって、本発明の第4実施形態に係る半導体装置を示す断面斜視図である。
[図26] 図26は、図25から半導体層の上の構造を取り除いた断面斜視図である。
[図27A] 図27Aは、図25に示す半導体装置の通常動作を説明するための断面斜視図である。
[図27B] 図27Bは、図25に示す半導体装置のアクティブクランプ動作を説明するための断面斜視図である。
[図28] 図28は、図25に対応する領域の断面斜視図であって、本発明の第5実施形態に係る半導体装置を示す断面斜視図である。
[図29A] 図29Aは、図28に示す半導体装置の第1制御例に係る通常動作を説明するための断面斜視図である。
[図29B] 図29Bは、図28に示す半導体装置の第1制御例に係るアクティブクランプ動作を説明するための断面斜視図である。
[図30A] 図30Aは、図28に示す半導体装置の第2制御例に係る通常動作を説明するための断面斜視図である。
[図30B] 図30Bは、図28に示す半導体装置の第2制御例に係るアクティブクランプ動作を説明するための断面斜視図である。
[図31] 図31は、図7に対応する領域の断面斜視図であって、本発明の第6実施形態に係る半導体装置を示す断面斜視図である。
[図32A] 図32Aは、図31に示す半導体装置の通常動作を説明するための断面斜視図である。
[図32B] 図32Bは、図31に示す半導体装置のアクティブクランプ動作を説明するための断面斜視図である。
[図33] 図33は、図7に対応する領域の断面斜視図であって、本発明の第7実施形態に係る半導体装置を示す斜視図である。
[図34A] 図34Aは、図33に示す半導体装置の通常動作を説明するための断面斜視図である。
[図34B] 図34Bは、図33に示す半導体装置のアクティブクランプ動作を説明するための断面斜視図である。
[図35] 図35は、図7に対応する領域の断面斜視図であって、本発明の第8実施形態に係る半導体装置を示す一部切り欠き断面斜視図である。
[図36A] 図36Aは、図35に示す半導体装置の通常動作を説明するための断面斜視図である。
[図36B] 図36Bは、図35に示す半導体装置のアクティブクランプ動作を説明するための断面斜視図である。
[図37] 図37は、本発明の第9実施形態に係る半導体装置を1つの方向から見た斜視図である。
[図38] 図38は、図37に示す半導体装置の電気的構造を示すブロック回路図である。
[図39] 図39は、図37に示す半導体装置の通常動作およびアクティブクランプ動作を説明するための回路図である。
[図40] 図40は、図39に示す回路図に適用される主要な電気信号の波形図である。
[図41] 図41は、半導体パッケージを、封止樹脂を透過して示す斜視図である。
[図42] 図42は、図41の平面図である。
[図43] 図43は、第1形態例に係る回路モジュールの一部を示す平面図である。
[図44] 図44は、第2形態例に係る回路モジュールの一部を示す平面図である。
[図45] 図45は、図26に対応する領域の断面斜視図であって、第4実施形態に係る半導体装置の変形例を示す断面斜視図である。
[図46] 図46は、図45に示す半導体層の要部を抽出した平面図である。
[図47] 図47は、本発明の第10実施形態に係る半導体装置(=半導体装置がハイサイドスイッチである場合において、アクティブクランプ動作時にパワーMISFETの第1Half-ON制御を行うための電気的構造)を示すブロック回路図である。
[図48] 図48は、図47のパワーMISFETを第1MISFETおよび第2MISFETとして表した等価回路図である。
[図49] 図49は、図47におけるゲート制御回路およびアクティブクランプ回路の一構成例を示す回路図である。
[図50] 図50は、半導体装置がハイサイドスイッチである場合において、アクティブクランプ動作時にパワーMISFETの第1Half-ON制御が行われる様子を示すタイミングチャートである。
[図51] 図51は、本発明の第11実施形態に係る半導体装置(=半導体装置がローサイドスイッチである場合において、アクティブクランプ動作時にパワーMISFETの第1Half-ON制御を行うための電気的構造)を示すブロック回路図である。
[図52] 図52は、図51のパワーMISFETを第1MISFETおよび第2MISFETとして表した等価回路図である。
[図53] 図53は、図51におけるゲート制御回路およびアクティブクランプ回路の一構成例を示す回路図である。
[図54] 図54は、半導体装置がローサイドスイッチである場合において、アクティブクランプ動作時にパワーMISFETの第1Half-ON制御が行われる様子を示すタイミングチャートである。
[図55] 図55は、容量性負荷接続時の起動挙動を示す図である。
[図56] 図56は、容量性負荷接続時の消費電力を示す図である。
[図57] 図57は、本発明の第12実施形態に係る半導体装置(=3モード制御を行うための電気的構造)を示す図である。
[図58] 図58は、3モード制御の一例を示す図である。
[図59] 図59は、過電流保護回路の一構成例を示す図である。

発明を実施するための形態

[0019]
 図1は、本発明の第1実施形態に係る半導体装置1を1つの方向から見た斜視図である。以下では、半導体装置1がハイサイド側のスイッチングデバイスである形態例について説明するが、半導体装置1はハイサイド側のスイッチングデバイスに限定されるものではない。半導体装置1は、各種構造の電気的な接続形態や機能を調整することにより、ローサイド側のスイッチングデバイスとしても提供されることができる。
[0020]
 図1を参照して、半導体装置1は、半導体層2を含む。半導体層2は、シリコンを含む。半導体層2は、直方体形状のチップ状に形成されている。半導体層2は、一方側の第1主面3、他方側の第2主面4、ならびに、第1主面3および第2主面4を接続する側面5A、5B、5C、5Dを有している。
[0021]
 第1主面3および第2主面4は、それらの法線方向Zから見た平面視(以下、単に「平面視」という。)において四角形状に形成されている。側面5Aおよび側面5Cは、第1方向Xに沿って延び、第1方向Xに交差する第2方向Yに互いに対向している。側面5Bおよび側面5Dは、第2方向Yに沿って延び、第1方向Xに互いに対向している。第2方向Yは、具体的には、第1方向Xに直交している。
[0022]
 半導体層2には、出力領域6および入力領域7が区画されている。出力領域6は、側面5C側の領域に区画されている。入力領域7は、側面5A側の領域に区画されている。平面視において、出力領域6の面積SOUTは、入力領域7の面積SIN以上である(SIN≦SOUT)。
[0023]
 面積SINに対する面積SOUTの比SOUT/SINは、1以上10以下であってもよい(1≦SOUT/SIN≦10)。比SOUT/SINは、1以上2以下、2以上4以下、4以上6以下、6以上8以下、または、8以上10以下であってもよい。入力領域7の平面形状および出力領域6の平面形状は、任意であり、特定の形状に限定されない。むろん、比SOUT/SINは、0を超えて1未満であってもよい。
[0024]
 出力領域6は、絶縁ゲート型のトランジスタの一例としてのパワーMISFET(Metal Insulator Semiconductor Field Effect Transistor)9を含む。パワーMISFET9は、ゲート、ドレインおよびソースを含む。
[0025]
 入力領域7は、制御回路の一例としてのコントロールIC(Integrated Circuit)10を含む。コントロールIC10は、種々の機能を実現する複数種の機能回路を含む。複数種の機能回路は、外部からの電気信号に基づいてパワーMISFET9を駆動制御するゲート制御信号を生成する回路を含む。コントロールIC10は、パワーMISFET9と共に所謂IPD(Intelligent Power Device)を形成している。IPDは、IPM(Intelligent Power Module)とも称される。
[0026]
 入力領域7は、領域分離構造8によって出力領域6から電気的に絶縁されている。図1では、領域分離構造8がハッチングによって示されている。具体的な説明は省略されるが、領域分離構造8は、トレンチに絶縁体が埋め込まれたトレンチ絶縁構造を有していてもよい。
[0027]
 半導体層2の上には、複数(この形態では6つ)の電極11、12、13、14、15、16が形成されている。図1では、ハッチングによって複数の電極11~16が示されている。複数の電極11~16は、導線(たとえばボンディングワイヤ)等によって外部接続される端子電極として形成されている。複数の電極11~16の個数、配置および平面形状は任意であり、図1に示される形態に限定されない。
[0028]
 複数の電極11~16の個数、配置および平面形状は、パワーMISFET9の仕様やコントロールIC10の仕様に応じて調整される。複数の電極11~16は、この形態では、ドレイン電極11(電源電極)、ソース電極12(出力電極)、入力電極13、基準電圧電極14、ENABLE電極15およびSENSE電極16を含む。
[0029]
 ドレイン電極11は、半導体層2の第2主面4の上に形成されている。ドレイン電極11は、半導体層2の第2主面4に電気的に接続されている。ドレイン電極11は、パワーMISFET9のドレインや、コントロールIC10の各種回路に電源電圧VBを伝達する。
[0030]
 ドレイン電極11は、Ti層、Ni層、Au層、Ag層およびAl層のうちの少なくとも1つを含んでいてもよい。ドレイン電極11は、Ti層、Ni層、Au層、Ag層またはAl層を含む単層構造を有していてもよい。ドレイン電極11は、Ti層、Ni層、Au層、Ag層およびAl層のうちの少なくとも2つを任意の態様で積層させた積層構造を有していてもよい。
[0031]
 ソース電極12は、第1主面3において出力領域6の上に形成されている。ソース電極12は、パワーMISFET9のソースに電気的に接続されている。ソース電極12は、パワーMISFET9によって生成された電気信号を外部に伝達する。
[0032]
 入力電極13、基準電圧電極14、ENABLE電極15およびSENSE電極16は、第1主面3において入力領域7の上にそれぞれ形成されている。入力電極13は、コントロールIC10を駆動するための入力電圧を伝達する。
[0033]
 基準電圧電極14は、コントロールIC10に基準電圧(たとえばグランド電圧)を伝達する。ENABLE電極15は、コントロールIC10の一部または全部の機能を有効または無効にするための電気信号を伝達する。SENSE電極16は、コントロールIC10の異常を検出するための電気信号を伝達する。
[0034]
 半導体層2の上には、制御配線の一例としてのゲート制御配線17がさらに形成されている。ゲート制御配線17は、出力領域6および入力領域7に選択的に引き回されている。ゲート制御配線17は、出力領域6においてパワーMISFET9のゲートに電気的に接続され、入力領域7においてコントロールIC10に電気的に接続されている。
[0035]
 ゲート制御配線17は、コントロールIC10によって生成されたゲート制御信号をパワーMISFET9のゲートに伝達する。ゲート制御信号は、オン信号Vonおよびオフ信号Voffを含み、パワーMISFET9のオン状態およびオフ状態を制御する。
[0036]
 オン信号Vonは、パワーMISFET9のゲート閾値電圧Vth以上(Vth<Von)である。オフ信号Voffは、パワーMISFET9のゲート閾値電圧Vth未満(Voff<Vth)である。オフ信号Voffは、基準電圧(たとえばグランド電圧)であってもよい。
[0037]
 ゲート制御配線17は、この形態では、第1ゲート制御配線17A、第2ゲート制御配線17Bおよび第3ゲート制御配線17Cを含む。第1ゲート制御配線17A、第2ゲート制御配線17Bおよび第3ゲート制御配線17Cは、互いに電気的に絶縁されている。
[0038]
 この形態では、2つの第1ゲート制御配線17Aが異なる領域に引き回されている。また、2つの第2ゲート制御配線17Bが異なる領域に引き回されている。また、2つの第3ゲート制御配線17Cが異なる領域に引き回されている。
[0039]
 第1ゲート制御配線17A、第2ゲート制御配線17Bおよび第3ゲート制御配線17Cは、同一のまたは異なるゲート制御信号をパワーMISFET9のゲートに伝達する。ゲート制御配線17の個数、配置、形状等は任意であり、ゲート制御信号の伝達距離や、伝達すべきゲート制御信号の数に応じて調整される。
[0040]
 ソース電極12、入力電極13、基準電圧電極14、ENABLE電極15、SENSE電極16およびゲート制御配線17は、ニッケル、パラジウム、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種をそれぞれ含んでいてもよい。
[0041]
 ソース電極12、入力電極13、基準電圧電極14、ENABLE電極15、SENSE電極16およびゲート制御配線17は、Al-Si-Cu(アルミニウム-シリコン-銅)合金、Al-Si(アルミニウム-シリコン)合金、および、Al-Cu(アルミニウム-銅)合金のうちの少なくとも1種をそれぞれ含んでいてもよい。
[0042]
 ソース電極12、入力電極13、基準電圧電極14、ENABLE電極15、SENSE電極16およびゲート制御配線17は、同一種の電極材料を含んでいてもよいし、互いに異なる電極材料を含んでいてもよい。
[0043]
 図2は、図1に示す半導体装置1の電気的構造を示すブロック回路図である。以下では、半導体装置1が車に搭載される場合を例にとって説明する。
[0044]
 半導体装置1は、ドレイン電極11、ソース電極12、入力電極13、基準電圧電極14、ENABLE電極15、SENSE電極16、ゲート制御配線17、パワーMISFET9およびコントロールIC10を含む。
[0045]
 ドレイン電極11は、電源に接続される。ドレイン電極11は、パワーMISFET9およびコントロールIC10に電源電圧VBを提供する。電源電圧VBは、10V以上20V以下であってもよい。ソース電極12は、負荷に接続される。
[0046]
 入力電極13は、MCU(Micro Controller Unit)、DC/DCコンバータ、LDO(Low Drop Out)等に接続されてもよい。入力電極13は、コントロールIC10に入力電圧を提供する。入力電圧は、1V以上10V以下であってもよい。基準電圧電極14は、基準電圧配線に接続される。基準電圧電極14は、パワーMISFET9およびコントロールIC10に基準電圧を提供する。
[0047]
 ENABLE電極15は、MCUに接続されてもよい。ENABLE電極15には、コントロールIC10の一部または全部の機能を有効または無効にするための電気信号が入力される。SENSE電極16は、抵抗器に接続されてもよい。
[0048]
 パワーMISFET9のゲートは、ゲート制御配線17を介してコントロールIC10(後述するゲート制御回路25)に接続されている。パワーMISFET9のドレインは、ドレイン電極11に接続されている。パワーMISFET9のソースは、コントロールIC10(後述する電流検出回路27)およびソース電極12に接続されている。
[0049]
 コントロールIC10は、センサMISFET21、入力回路22、電流・電圧制御回路23、保護回路24、ゲート制御回路25、アクティブクランプ回路26、電流検出回路27、電源逆接続保護回路28および異常検出回路29を含む。
[0050]
 センサMISFET21のゲートは、ゲート制御回路25に接続されている。センサMISFET21のドレインは、ドレイン電極11に接続されている。センサMISFET21のソースは、電流検出回路27に接続されている。
[0051]
 入力回路22は、入力電極13および電流・電圧制御回路23に接続されている。入力回路22は、シュミットトリガ回路を含んでいてもよい。入力回路22は、入力電極13に印加された電気信号の波形を整形する。入力回路22によって生成された信号は、電流・電圧制御回路23に入力される。
[0052]
 電流・電圧制御回路23は、保護回路24、ゲート制御回路25、電源逆接続保護回路28および異常検出回路29に接続されている。電流・電圧制御回路23は、ロジック回路を含んでいてもよい。
[0053]
 電流・電圧制御回路23は、入力回路22からの電気信号および保護回路24からの電気信号に応じて、種々の電圧を生成する。電流・電圧制御回路23は、この形態では、駆動電圧生成回路30、第1定電圧生成回路31、第2定電圧生成回路32および基準電圧・基準電流生成回路33を含む。
[0054]
 駆動電圧生成回路30は、ゲート制御回路25を駆動するための駆動電圧を生成する。駆動電圧は、電源電圧VBから所定値を差し引いた値に設定されてもよい。駆動電圧生成回路30は、電源電圧VBから5Vを差し引いた5V以上15V以下の駆動電圧を生成してもよい。駆動電圧は、ゲート制御回路25に入力される。
[0055]
 第1定電圧生成回路31は、保護回路24を駆動するための第1定電圧を生成する。第1定電圧生成回路31は、ツェナーダイオードやレギュレータ回路(ここではツェナーダイオード)を含んでいてもよい。第1定電圧は、1V以上5V以下であってもよい。第1定電圧は、保護回路24(具体的には、後述する負荷オープン検出回路35等)に入力される。
[0056]
 第2定電圧生成回路32は、保護回路24を駆動するための第2定電圧を生成する。第2定電圧生成回路32は、ツェナーダイオードやレギュレータ回路(ここではレギュレータ回路)を含んでいてもよい。第2定電圧は、1V以上5V以下であってもよい。第2定電圧は、保護回路24(具体的には、後述する過熱保護回路36や低電圧誤動作抑制回路37)に入力される。
[0057]
 基準電圧・基準電流生成回路33は、各種回路の基準電圧および基準電流を生成する。基準電圧は、1V以上5V以下であってもよい。基準電流は、1mA以上1A以下であってもよい。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。
[0058]
 保護回路24は、電流・電圧制御回路23、ゲート制御回路25、異常検出回路29、パワーMISFET9のソースおよびセンサMISFET21のソースに接続されている。保護回路24は、過電流保護回路34、負荷オープン検出回路35、過熱保護回路36および低電圧誤動作抑制回路37を含む。
[0059]
 過電流保護回路34は、過電流からパワーMISFET9を保護する。過電流保護回路34は、ゲート制御回路25およびセンサMISFET21のソースに接続されている。過電流保護回路34は、電流モニタ回路を含んでいてもよい。過電流保護回路34によって生成された信号は、ゲート制御回路25(具体的には、後述する駆動信号出力回路40)に入力される。
[0060]
 負荷オープン検出回路35は、負荷のショート状態やオープン状態を検出する。負荷オープン検出回路35は、電流・電圧制御回路23およびパワーMISFET9のソースに接続されている。負荷オープン検出回路35によって生成された信号は、電流・電圧制御回路23に入力される。
[0061]
 過熱保護回路36は、パワーMISFET9の温度を監視し、過度な温度上昇からパワーMISFET9を保護する。過熱保護回路36は、電流・電圧制御回路23に接続されている。過熱保護回路36は、感温ダイオードやサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路36によって生成された信号は、電流・電圧制御回路23に入力される。
[0062]
 低電圧誤動作抑制回路37は、電源電圧VBが所定値未満である場合にパワーMISFET9が誤動作するのを抑制する。低電圧誤動作抑制回路37は、電流・電圧制御回路23に接続されている。低電圧誤動作抑制回路37によって生成された信号は、電流・電圧制御回路23に入力される。
[0063]
 ゲート制御回路25は、パワーMISFET9のオン状態およびオフ状態、ならびに、センサMISFET21のオン状態およびオフ状態を制御する。ゲート制御回路25は、電流・電圧制御回路23、保護回路24、パワーMISFET9のゲートおよびセンサMISFET21のゲートに接続されている。
[0064]
 ゲート制御回路25は、電流・電圧制御回路23からの電気信号および保護回路24からの電気信号に応じて、ゲート制御配線17の個数に応じた複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線17を介してパワーMISFET9のゲートおよびセンサMISFET21のゲートにそれぞれ入力される。
[0065]
 ゲート制御回路25は、具体的には、発振回路38、チャージポンプ回路39および駆動信号出力回路40を含む。発振回路38は、電流・電圧制御回路23からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路38によって生成された電気信号は、チャージポンプ回路39に入力される。チャージポンプ回路39は、発振回路38からの電気信号を昇圧させる。チャージポンプ回路39によって昇圧された電気信号は、駆動信号出力回路40に入力される。
[0066]
 駆動信号出力回路40は、チャージポンプ回路39からの電気信号および保護回路24(具体的には、過電流保護回路34)からの電気信号に応じて複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線17を介してパワーMISFET9のゲートおよびセンサMISFET21のゲートに入力される。センサMISFET21およびパワーMISFET9は、ゲート制御回路25によって同時に制御される。
[0067]
 アクティブクランプ回路26は、逆起電力からパワーMISFET9を保護する。アクティブクランプ回路26は、ドレイン電極11、パワーMISFET9のゲートおよびセンサMISFET21のゲートに接続されている。アクティブクランプ回路26は、複数のダイオードを含んでいてもよい。
[0068]
 アクティブクランプ回路26は、互いにバイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路26は、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路26は、互いにバイアス接続された複数のダイオード、および、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。
[0069]
 複数のダイオードは、pn接合ダイオード、もしくは、ツェナーダイオード、または、pn接合ダイオードおよびツェナーダイオードを含んでいてもよい。アクティブクランプ回路26は、互いにバイアス接続された複数のツェナーダイオードを含んでいてもよい。アクティブクランプ回路26は、互いに逆バイアス接続されたツェナーダイオードおよびpn接合ダイオードを含んでいてもよい。
[0070]
 電流検出回路27は、パワーMISFET9およびセンサMISFET21を流れる電流を検出する。電流検出回路27は、保護回路24、異常検出回路29、パワーMISFET9のソースおよびセンサMISFET21のソースに接続されている。電流検出回路27は、パワーMISFET9によって生成された電気信号およびセンサMISFET21によって生成された電気信号に応じて、電流検出信号を生成する。電流検出信号は、異常検出回路29に入力される。
[0071]
 電源逆接続保護回路28は、電源が逆接続された際に、逆電圧から電流・電圧制御回路23やパワーMISFET9等を保護する。電源逆接続保護回路28は、基準電圧電極14および電流・電圧制御回路23に接続されている。
[0072]
 異常検出回路29は、保護回路24の電圧を監視する。異常検出回路29は、電流・電圧制御回路23、保護回路24および電流検出回路27に接続されている。過電流保護回路34、負荷オープン検出回路35、過熱保護回路36および低電圧誤動作抑制回路37のいずれかに異常(電圧の変動等)が生じた場合、異常検出回路29は、保護回路24の電圧に応じた異常検出信号を生成し、外部に出力する。
[0073]
 異常検出回路29は、具体的には、第1マルチプレクサ回路41および第2マルチプレクサ回路42を含む。第1マルチプレクサ回路41は、2つの入力部、1つの出力部および1つの選択制御入力部を含む。第1マルチプレクサ回路41の入力部には、保護回路24および電流検出回路27がそれぞれ接続されている。第1マルチプレクサ回路41の出力部には、第2マルチプレクサ回路42が接続されている。第1マルチプレクサ回路41の選択制御入力部には、電流・電圧制御回路23が接続されている。
[0074]
 第1マルチプレクサ回路41は、電流・電圧制御回路23からの電気信号、保護回路24からの電圧検出信号および電流検出回路27からの電流検出信号に応じて、異常検出信号を生成する。第1マルチプレクサ回路41によって生成された異常検出信号は、第2マルチプレクサ回路42に入力される。
[0075]
 第2マルチプレクサ回路42は、2つの入力部および1つの出力部を含む。第2マルチプレクサ回路42の入力部には、第2マルチプレクサ回路42の出力部およびENABLE電極15がそれぞれ接続されている。第2マルチプレクサ回路42の出力部には、SENSE電極16が接続されている。
[0076]
 ENABLE電極15にMCUが接続され、SENSE電極16に抵抗器が接続されている場合、MCUからENABLE電極15にオン信号が入力され、SENSE電極16から異常検出信号が取り出される。異常検出信号は、SENSE電極16に接続された抵抗器によって電気信号に変換される。半導体装置1の状態異常は、この電気信号に基づいて検出される。
[0077]
 図3は、図1に示す半導体装置1のアクティブクランプ動作を説明するための回路図である。図4は、図3に示す回路図の主要な電気信号の波形図である。
[0078]
 ここでは、パワーMISFET9に誘導性負荷Lが接続された回路例を用いて、半導体装置1の通常動作およびアクティブクランプ動作を説明する。ソレノイド、モータ、トランス、リレー等の巻線(コイル)を利用したデバイスが、誘導性負荷Lとして例示される。誘導性負荷Lは、L負荷とも称される。
[0079]
 図3を参照して、パワーMISFET9のソースは、誘導性負荷Lに接続されている。パワーMISFET9のドレインは、ドレイン電極11に電気的に接続されている。パワーMISFET9のゲートおよびドレインは、アクティブクランプ回路26に接続されている。アクティブクランプ回路26は、この回路例では、m個(mは自然数)のツェナーダイオードDZおよびn個(nは自然数)のpn接合ダイオードDを含む。pn接合ダイオードDは、ツェナーダイオードDZに対して逆バイアス接続されている。
[0080]
 図3および図4を参照して、オフ状態のパワーMISFET9のゲートにオン信号Vonが入力されると、パワーMISFET9がオフ状態からオン状態に切り替わる(通常動作)。オン信号Vonは、ゲート閾値電圧Vth以上(Vth≦Von)の電圧を有している。パワーMISFET9は、所定のオン時間TONだけ、オン状態に維持される。
[0081]
 パワーMISFET9がオン状態に切り替わると、ドレイン電流IDが、パワーMISFET9のドレインからソースに向けて流れ始める。ドレイン電流IDは、零から所定の値まで増加し、飽和する。誘導性負荷Lは、ドレイン電流IDの増加に起因して誘導性エネルギを蓄積させる。
[0082]
 パワーMISFET9のゲートにオフ信号Voffが入力されると、パワーMISFET9がオン状態からオフ状態に切り替わる。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(Voff<Vth)を有している。オフ信号Voffは、基準電圧(たとえばグランド電圧)であってもよい。
[0083]
 パワーMISFET9がオン状態からオフ状態に切り替わる遷移時では、誘導性負荷Lの誘導性エネルギが、逆起電力としてパワーMISFET9に印加される。これにより、パワーMISFET9がアクティブクランプ状態になる(アクティブクランプ動作)。パワーMISFET9がアクティブクランプ状態になると、ソース電圧VSSが、基準電圧(グランド電圧)未満の負電圧まで急激に下降する。
[0084]
 このとき、ソース電圧VSSは、アクティブクランプ回路26の動作に起因して、電源電圧VBから制限電圧VLおよびクランプオン電圧VCLPを減算した電圧以上の電圧(VSS≧VB-VL-VCLP)に制限される。
[0085]
 換言すると、パワーMISFET9がアクティブクランプ状態になると、パワーMISFET9のドレイン・ソース間のドレイン電圧VDSは、クランプ電圧VDSSCLまで急激に上昇する。クランプ電圧VDSSCLは、パワーMISFET9およびアクティブクランプ回路26によって、クランプオン電圧VCLPおよび制限電圧VLを加算した電圧以下の電圧(VDS≦VCLP+VL)に制限される。
[0086]
 制限電圧VLは、この形態では、アクティブクランプ回路26におけるツェナーダイオードDZの端子間電圧VZおよびpn接合ダイオードの端子間電圧VFの総和(VL=m・VZ+n・VF)である。
[0087]
 クランプオン電圧VCLPは、パワーMISFET9のゲート・ソース間に印加される正電圧(つまり、ゲート電圧VGS)である。クランプオン電圧VCLPは、ゲート閾値電圧Vth以上(Vth≦VCLP)である。したがって、パワーMISFET9は、アクティブクランプ状態においてオン状態を維持する。
[0088]
 クランプ電圧VDSSCLが最大定格ドレイン電圧VDSSを超えた場合(VDSS<VDSSCL)、パワーMISFET9は破壊に至る。パワーMISFET9は、クランプ電圧VDSSCLが最大定格ドレイン電圧VDSS以下(VDSSCL≦VDSS)になるように設計される。
[0089]
 クランプ電圧VDSSCLが最大定格ドレイン電圧VDSS以下の場合(VDSSCL≦VDSS)、ドレイン電流IDがパワーMISFET9のドレインからソースに向けて流れ続け、誘導性負荷Lの誘導性エネルギがパワーMISFET9において消費(吸収)される。
[0090]
 ドレイン電流IDは、アクティブクランプ時間TAVを経て、パワーMISFET9のオフ直前のピーク値IAVからゼロに減少する。これにより、ゲート電圧VGSが基準電圧(たとえばグランド電圧)になり、パワーMISFET9がオン状態からオフ状態に切り替わる。
[0091]
 パワーMISFET9のアクティブクランプ耐量Eacは、アクティブクランプ動作時におけるパワーMISFET9の耐量によって定義される。アクティブクランプ耐量Eacは、具体的には、パワーMISFET9のオン状態からオフ状態への遷移時において、誘導性負荷Lの誘導性エネルギに起因して生じる逆起電力に対するパワーMISFET9の耐量によって定義される。
[0092]
 アクティブクランプ耐量Eacは、さらに具体的には、クランプ電圧VDSSCLに起因して生じるエネルギに対するパワーMISFET9の耐量によって定義される。たとえば、アクティブクランプ耐量Eacは、制限電圧VL、クランプオン電圧VCLP、ドレイン電流IDおよびアクティブクランプ時間TAVを用いて、Eac=(VL+VCLP)×ID×TAVの式で表される。
[0093]
 図5は、図1に示す領域Vの断面斜視図である。図6は、図5からソース電極12およびゲート制御配線17を取り除いた断面斜視図である。図7は、図6から層間絶縁層142を取り除いた断面斜視図であって、第1形態例に係るチャネル構造を含む形態を示す断面斜視図である。
[0094]
 図8は、図7に示す半導体層2の平面図である。図9は、図5に示す第1トレンチゲート構造60(第1ゲート構造)および第2トレンチゲート構造70(第2ゲート構造)を含む領域の拡大断面図である。図10は、図5に示す第1トレンチゲート構造60の拡大断面図である。図11は、図5に示す第2トレンチゲート構造70の拡大断面図である。
[0095]
 図5~図11を参照して、半導体層2は、この形態では、n 型の半導体基板51およびn型のエピタキシャル層52を含む積層構造を有している。半導体基板51によって半導体層2の第2主面4が形成されている。エピタキシャル層52によって半導体層2の第1主面3が形成されている。半導体基板51およびエピタキシャル層52によって半導体層2の側面5A~5Dが形成されている。
[0096]
 エピタキシャル層52は、半導体基板51のn型不純物濃度未満のn型不純物濃度を有している。半導体基板51のn型不純物濃度は、1×10 18cm -3以上1×10 20cm -3以下であってもよい。エピタキシャル層52のn型不純物濃度は、1×10 15cm -3以上1×10 18cm -3以下であってもよい。
[0097]
 エピタキシャル層52は、半導体基板51の厚さTsub未満の厚さTepi(Tepi<Tsub)を有している。厚さTsubは、50μm以上450μm以下であってもよい。厚さTsubは、50μm以上150μm以下、150μm以上250μm以下、250μm以上350μm以下、または、350μm以上450μm以下であってもよい。
[0098]
 厚さTsubを低減させることにより、抵抗値を低減できる。厚さTsubは、研削によって調整される。この場合、半導体層2の第2主面4は、研削痕を有する研削面であってもよい。
[0099]
 エピタキシャル層52の厚さTepiは、厚さTsubの1/10以下であることが好ましい。厚さTepiは、5μm以上20μm以下であってもよい。厚さTepiは、5μm以上10μm以下、10μm以上15μm以下、または、15μm以上20μm以下であってもよい。厚さTepiは、5μm以上15μm以下であることが好ましい。
[0100]
 半導体基板51は、ドレイン領域53として半導体層2の第2主面4側に形成されている。エピタキシャル層52は、ドリフト領域54(ドレインドリフト領域)として半導体層2の第1主面3の表層部に形成されている。ドリフト領域54の底部は、半導体基板51およびエピタキシャル層52の境界によって形成されている。以下、エピタキシャル層52をドリフト領域54という。
[0101]
 出力領域6において半導体層2の第1主面3の表層部には、p型のボディ領域55が形成されている。ボディ領域55は、パワーMISFET9の基礎となる領域である。ボディ領域55のp型不純物濃度は、1×10 16cm -3以上1×10 18cm -3以下であってもよい。
[0102]
 ボディ領域55は、ドリフト領域54の表層部に形成されている。ボディ領域55の底部は、ドリフト領域54の底部に対して第1主面3側の領域に形成されている。ボディ領域55の厚さは、0.5μm以上2μm以下であってもよい。ボディ領域55の厚さは、0.5μm以上1μm以下、1μm以上1.5μm以下、または、1.5μm以上2μm以下であってもよい。
[0103]
 パワーMISFET9は、第1MISFET56(第1トランジスタ)および第2MISFET57(第2トランジスタ)を含む。第1MISFET56は、第2MISFET57から電気的に分離されており、独立して制御される。第2MISFET57は、第1MISFET56から電気的に分離されており、独立して制御される。
[0104]
 つまり、パワーMISFET9は、第1MISFET56および第2MISFET57の双方がオン状態において駆動するように構成されている(Full-ON制御)。また、パワーMISFET9は、第1MISFET56がオン状態である一方で第2MISFET57がオフ状態で駆動するように構成されている(第1Half-ON制御)。さらに、パワーMISFET9は、第1MISFET56がオフ状態である一方で第2MISFET57がオン状態で駆動するように構成されている(第2Half-ON制御)。
[0105]
 Full-ON制御の場合、全ての電流経路が解放された状態でパワーMISFET9が駆動される。したがって、半導体層2内のオン抵抗は相対的に低下する。一方、第1Half-ON制御または第2Half-ON制御の場合、一部の電流経路が遮断された状態でパワーMISFET9が駆動される。したがって、半導体層2内のオン抵抗は相対的に増加する。
[0106]
 第1MISFET56は、具体的には、複数の第1FET(Field Effect Transistor)構造58を含む。複数の第1FET構造58は、平面視において第1方向Xに沿って間隔を空けて配列され、第2方向Yに沿って帯状にそれぞれ延びている。複数の第1FET構造58は、平面視において全体としてストライプ状に形成されている。
[0107]
 図5~図8では、第1FET構造58の一端部側の領域を図示し、第1FET構造58の他端部側の領域の図示を省略している。第1FET構造58の他端部側の領域の構造は、第1FET構造58の一端部側の領域の構造とほぼ同様である。以下では、第1FET構造58の一端部側の領域の構造を例にとって説明し、第1FET構造58の他端部側の領域の構造についての説明は省略する。
[0108]
 各第1FET構造58は、この形態では、第1トレンチゲート構造60を含む。第1トレンチゲート構造60の第1幅WT1は、0.5μm以上5μm以下であってもよい。第1幅WT1は、第1トレンチゲート構造60が延びる方向(第2方向Y)に直交する方向(第1方向X)の幅である。
[0109]
 第1幅WT1は、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、2.5μm以上3μm以下、3μm以上3.5μm以下、3.5μm以上4μm以下、4μm以上4.5μm以下、または、4.5μm以上5μm以下であってもよい。第1幅WT1は、0.8μm以上1.2μm以下であることが好ましい。
[0110]
 第1トレンチゲート構造60は、ボディ領域55を貫通し、ドリフト領域54に達している。第1トレンチゲート構造60の第1深さDT1は、1μm以上10μm以下であってもよい。第1深さDT1は、1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、または、8μm以上10μm以下であってもよい。第1深さDT1は、2μm以上6μm以下であることが好ましい。
[0111]
 第1トレンチゲート構造60は、一方側の第1側壁61、他方側の第2側壁62、ならびに、第1側壁61および第2側壁62を接続する底壁63を含む。以下では、第1側壁61、第2側壁62および底壁63を纏めて「内壁」または「外壁」ということがある。
[0112]
 半導体層2内において第1側壁61が第1主面3との間で成す角度(テーパ角)の絶対値は、90°を超えて95°以下(たとえば91°程度)であってもよい。半導体層2内において第2側壁62が第1主面3との間で成す角度(テーパ角)の絶対値は、90°を超えて95°以下(たとえば91°程度)であってもよい。第1トレンチゲート構造60は、断面視において第1主面3側から底壁63側に向けて第1幅WT1が狭まる先細り形状(テーパ形状)に形成されていてもよい。
[0113]
 第1トレンチゲート構造60の底壁63は、ドリフト領域54の底部に対して第1主面3側の領域に位置している。第1トレンチゲート構造60の底壁63は、ドリフト領域54の底部に向かう凸湾曲状(U字状)に形成されている。
[0114]
 第1トレンチゲート構造60の底壁63は、ドリフト領域54の底部に対して1μm以上10μm以下の第1間隔IT1を空けて第1主面3側の領域に位置している。第1間隔IT1は、1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、または、8μm以上10μm以下であってもよい。第1間隔IT1は、1μm以上5μm以下であることが好ましい。
[0115]
 第2MISFET57は、この形態では、複数の第2FET構造68を含む。複数の第2FET構造68は、平面視において第1方向Xに沿って間隔を空けて配列され、第2方向Yに沿って帯状にそれぞれ延びている。
[0116]
 複数の第2FET構造68は、複数の第1FET構造58と同一方向に沿って延びている。複数の第2FET構造68は、平面視において全体としてストライプ状に形成されている。複数の第2FET構造68は、この形態では、1個の第1FET構造58を挟む態様で複数の第1FET構造58と交互に配列されている。
[0117]
 図5~図8では、第2FET構造68の一端部側の領域を図示し、第2FET構造68の他端部側の領域の図示を省略している。第2FET構造68の他端部側の領域の構造は、第2FET構造68の一端部側の領域の構造とほぼ同様である。以下では、第2FET構造68の一端部側の領域の構造を例にとって説明し、第2FET構造68の他端部側の領域の構造についての説明は省略する。
[0118]
 各第2FET構造68は、この形態では、第2トレンチゲート構造70を含む。第2トレンチゲート構造70の第2幅WT2は、0.5μm以上5μm以下であってもよい。第2幅WT2は、第2トレンチゲート構造70が延びる方向(第2方向Y)に直交する方向(第1方向X)の幅である。
[0119]
 第2幅WT2は、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、2.5μm以上3μm以下、3μm以上3.5μm以下、3.5μm以上4μm以下、4μm以上4.5μm以下、または、4.5μm以上5μm以下であってもよい。第2幅WT2は、0.8μm以上1.2μm以下であることが好ましい。
[0120]
 第2トレンチゲート構造70の第2幅WT2は、第1トレンチゲート構造60の第1幅WT1以上(WT1≦WT2)であってもよい。第2幅WT2は、第1幅WT1以下(WT1≧WT2)であってもよい。第2幅WT2は、第1幅WT1と等しい(WT1=WT2)ことが好ましい。
[0121]
 第2トレンチゲート構造70は、ボディ領域55を貫通し、ドリフト領域54に達している。第2トレンチゲート構造70の第2深さDT2は、1μm以上10μm以下であってもよい。第2深さDT2は、1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、または、8μm以上10μm以下であってもよい。第2深さDT2は、2μm以上6μm以下であることが好ましい。
[0122]
 第2トレンチゲート構造70の第2深さDT2は、第1トレンチゲート構造60の第1深さDT1以上(DT1≦DT2)であってもよい。第2深さDT2は、第1深さDT1以下(DT1≧DT2)であってもよい。第2深さDT2は、第1深さDT1と等しい(DT1=DT2)ことが好ましい。
[0123]
 第2トレンチゲート構造70は、一方側の第1側壁71、他方側の第2側壁72、ならびに、第1側壁71および第2側壁72を接続する底壁73を含む。以下では、第1側壁71、第2側壁72および底壁73を纏めて「内壁」または「外壁」ということがある。
[0124]
 半導体層2内において第1側壁71が第1主面3との間で成す角度(テーパ角)の絶対値は、90°を超えて95°以下(たとえば91°程度)であってもよい。半導体層2内において第2側壁72が第1主面3との間で成す角度(テーパ角)の絶対値は、90°を超えて95°以下(たとえば91°程度)であってもよい。第2トレンチゲート構造70は、断面視において第1主面3側から底壁73側に向けて第2幅WT2が狭まる先細り形状(テーパ形状)に形成されていてもよい。
[0125]
 第2トレンチゲート構造70の底壁73は、ドリフト領域54の底部に対して第1主面3側の領域に位置している。第2トレンチゲート構造70の底壁73は、ドリフト領域54の底部に向かう凸湾曲状(U字状)に形成されている。
[0126]
 第2トレンチゲート構造70の底壁73は、ドリフト領域54の底部に対して1μm以上10μm以下の第2間隔IT2を空けて第1主面3側の領域に位置している。第2間隔IT2は、1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、または、8μm以上10μm以下であってもよい。第2間隔IT2は、1μm以上5μm以下であることが好ましい。
[0127]
 複数の第1トレンチゲート構造60および複数の第2トレンチゲート構造70の間の領域には、セル領域75がそれぞれ区画されている。複数のセル領域75は、平面視において第1方向Xに沿って間隔を空けて配列され、第2方向Yに沿って帯状にそれぞれ延びている。複数のセル領域75は、第1トレンチゲート構造60および第2トレンチゲート構造70と同一方向に沿って延びている。複数のセル領域75は、平面視において全体としてストライプ状に形成されている。
[0128]
 第1トレンチゲート構造60の外壁からは、ドリフト領域54内に第1空乏層が拡がる。第1空乏層は、第1トレンチゲート構造60の外壁から第1主面3に沿う方向および法線方向Zに向けて広がる。同様に、第2トレンチゲート構造70の外壁からは、ドリフト領域54内に第2空乏層が拡がる。第2空乏層は、第2トレンチゲート構造70の外壁から第1主面3に沿う方向および法線方向Zに向けて広がる。
[0129]
 第2トレンチゲート構造70は、第2空乏層が第1空乏層に重なる態様で、第1トレンチゲート構造60から間隔を空けて配列されている。つまり、第2空乏層は、セル領域75において第2トレンチゲート構造70の底壁73に対して第1主面3側の領域で第1空乏層に重なる。このような構造によれば、第1トレンチゲート構造60および第2トレンチゲート構造70に電界が集中するのを抑制できるから、ブレークダウン電圧の低下を抑制できる。
[0130]
 第2空乏層は、第2トレンチゲート構造70の底壁73に対してドリフト領域54の底部側の領域で第1空乏層に重なることが好ましい。このような構造によれば、第1トレンチゲート構造60の底壁63および第2トレンチゲート構造70の底壁73に電界が集中するのを抑制できるから、ブレークダウン電圧の低下を適切に抑制できる。
[0131]
 第1トレンチゲート構造60および第2トレンチゲート構造70の側壁間のピッチPSは、0.2μm以上2μm以下であってもよい。ピッチPSは、第1トレンチゲート構造60の第1側壁61(第2側壁62)および第2トレンチゲート構造70の第2側壁72(第1側壁71)の間において、第1トレンチゲート構造60および第2トレンチゲート構造70が延びる方向(第2方向Y)に直交する方向(第1方向X)の距離である。
[0132]
 ピッチPSは、0.2μm以上0.4μm以下、0.4μm以上0.6μm以下、0.6μm以上0.8μm以下、0.8μm以上1.0μm以下、1.0μm以上1.2μm以下、1.2μm以上1.4μm以下、1.4μm以上1.6μm以下、1.6μm以上1.8μm以下、または、1.8μm以上2.0μm以下であってもよい。ピッチPSは、0.3μm以上1.5μm以下であることが好ましい。
[0133]
 第1トレンチゲート構造60および第2トレンチゲート構造70の中央部間のピッチPCは、1μm以上7μm以下であってもよい。ピッチPCは、第1トレンチゲート構造60の中央部および第2トレンチゲート構造70の中央部の間において、第1トレンチゲート構造60および第2トレンチゲート構造70が延びる方向(第2方向Y)に直交する方向(第1方向X)の距離である。
[0134]
 ピッチPCは、1μm以上2μm以下、2μm以上3μm以下、3μm以上4μm以下、4μm以上5μm以下、5μm以上6μm以下、または、6μm以上7μm以下であってもよい。ピッチPCは、1μm以上3μm以下であることが好ましい。
[0135]
 図9および図10を参照して、第1トレンチゲート構造60は、具体的には、第1ゲートトレンチ81、第1絶縁層82および第1電極83を含む。第1ゲートトレンチ81は、第1主面3を第2主面4側に向けて掘り下げることによって形成されている。
[0136]
 第1ゲートトレンチ81は、第1トレンチゲート構造60の第1側壁61、第2側壁62および底壁63を区画している。以下では、第1トレンチゲート構造60の第1側壁61、第2側壁62および底壁63を、第1ゲートトレンチ81の第1側壁61、第2側壁62および底壁63ともいう。
[0137]
 第1絶縁層82は、第1ゲートトレンチ81の内壁に沿って膜状に形成されている。第1絶縁層82は、第1ゲートトレンチ81内において凹状の空間を区画している。第1絶縁層82において第1ゲートトレンチ81の底壁63を被覆する部分は、第1ゲートトレンチ81の底壁63に倣って形成されている。これにより、第1絶縁層82は、第1ゲートトレンチ81内においてU字状に窪んだU字空間を区画している。
[0138]
 第1絶縁層82は、酸化シリコン(SiO )、窒化シリコン(SiN)、酸化アルミニウム(Al )、酸化ジルコニウム(ZrO )および酸化タンタル(Ta )のうちの少なくとも1種を含む。
[0139]
 第1絶縁層82は、半導体層2側からこの順に積層されたSiN層およびSiO 層を含む積層構造を有していてもよい。第1絶縁層82は、半導体層2側からこの順に積層されたSiO 層およびSiN層を含む積層構造を有していてもよい。第1絶縁層82は、SiO 層またはSiN層からなる単層構造を有していてもよい。第1絶縁層82は、この形態では、SiO 層からなる単層構造を有している。
[0140]
 第1絶縁層82は、第1ゲートトレンチ81の底壁63側から第1主面3側に向けてこの順に形成された第1底側絶縁層84および第1開口側絶縁層85を含む。
[0141]
 第1底側絶縁層84は、第1ゲートトレンチ81の底壁63側の内壁を被覆している。第1底側絶縁層84は、具体的には、ボディ領域55の底部に対して第1ゲートトレンチ81の底壁63側の内壁を被覆している。第1底側絶縁層84は、第1ゲートトレンチ81の底壁63側においてU字空間を区画している。第1底側絶縁層84は、U字空間を区画する平滑な内壁面を有している。第1底側絶縁層84は、ドリフト領域54に接している。第1底側絶縁層84の一部は、ボディ領域55に接していてもよい。
[0142]
 第1開口側絶縁層85は、第1ゲートトレンチ81の開口側の内壁を被覆している。第1開口側絶縁層85は、具体的には、ボディ領域55の底部に対して第1ゲートトレンチ81の開口側の領域において第1ゲートトレンチ81の第1側壁61および第2側壁62を被覆している。第1開口側絶縁層85は、ボディ領域55に接している。第1開口側絶縁層85の一部は、ドリフト領域54に接していてもよい。
[0143]
 第1底側絶縁層84は、第1厚さT1を有している。第1開口側絶縁層85は、第1厚さT1未満の第2厚さT2(T2<T1)を有している。第1厚さT1は、第1底側絶縁層84において第1ゲートトレンチ81の内壁の法線方向に沿う厚さである。第2厚さT2は、第1開口側絶縁層85において第1ゲートトレンチ81の内壁の法線方向に沿う厚さである。
[0144]
 第1ゲートトレンチ81の第1幅WT1に対する第1厚さT1の第1比T1/WT1は、0.1以上0.4以下であってもよい。第1比T1/WT1は、0.1以上0.15以下、0.15以上0.2以下、0.2以上0.25以下、0.25以上0.3以下、0.3以上0.35以下、または、0.35以上0.4以下であってもよい。第1比T1/WT1は、0.25以上0.35以下であることが好ましい。
[0145]
 第1底側絶縁層84の第1厚さT1は、1500Å以上4000Å以下であってもよい。第1厚さT1は、1500Å以上2000Å以下、2000Å以上2500Å以下、2500Å以上3000Å以下、3000Å以上3500Å以下、または、3500Å以上4000Å以下であってもよい。第1厚さT1は、1800Å以上3500Å以下であることが好ましい。
[0146]
 第1厚さT1は、第1ゲートトレンチ81の第1幅WT1に応じて、4000Å以上12000Å以下に調整されてもよい。第1厚さT1は、4000Å以上5000Å以下、5000Å以上6000Å以下、6000Å以上7000Å以下、7000Å以上8000Å以下、8000Å以上9000Å以下、9000Å以上10000Å以下、10000Å以上11000Å以下、または、11000Å以上12000Å以下であってもよい。この場合、第1底側絶縁層84の厚化によって半導体装置1の耐圧を高めることができる。
[0147]
 第1開口側絶縁層85の第2厚さT2は、第1底側絶縁層84の第1厚さT1の1/100以上1/10以下であってもよい。第2厚さT2は、100Å以上500Å以下であってもよい。第2厚さT2は、100Å以上200Å以下、200Å以上300Å以下、300Å以上400Å以下、または、400Å以上500Å以下であってもよい。第2厚さT2は、200Å以上400Å以下であることが好ましい。
[0148]
 第1底側絶縁層84は、第1ゲートトレンチ81の第1側壁61および第2側壁62を被覆する部分から第1ゲートトレンチ81の底壁63を被覆する部分に向けて第1厚さT1が減少する態様で形成されている。
[0149]
 第1底側絶縁層84において第1ゲートトレンチ81の底壁63を被覆する部分の厚さは、第1底側絶縁層84において第1ゲートトレンチ81の第1側壁61および第2側壁62を被覆する部分の厚さよりも小さい。第1底側絶縁層84によって区画されたU字空間の底壁側の開口幅は、第1厚さT1の減少分だけ拡張されている。これにより、U字空間の先細りが抑制されている。このようなU字空間は、たとえば、第1底側絶縁層84の内壁に対するエッチング法(たとえばウエットエッチング法)によって形成される。
[0150]
 第1電極83は、第1絶縁層82を挟んで第1ゲートトレンチ81に埋め込まれている。第1電極83にはオン信号Vonおよびオフ信号Voffを含む第1ゲート制御信号(第1制御信号)が印加される。第1電極83は、この形態では、第1底側電極86、第1開口側電極87および第1中間絶縁層88を含む絶縁分離型のスプリット電極構造を有している。
[0151]
 第1底側電極86は、第1絶縁層82を挟んで第1ゲートトレンチ81の底壁63側に埋設されている。第1底側電極86は、具体的には、第1底側絶縁層84を挟んで第1ゲートトレンチ81の底壁63側に埋設されている。第1底側電極86は、第1底側絶縁層84を挟んでドリフト領域54に対向している。第1底側電極86の一部は、第1底側絶縁層84を挟んでボディ領域55に対向していてもよい。
[0152]
 第1底側電極86は、第1上端部86A、第1下端部86Bおよび第1壁部86Cを含む。第1上端部86Aは、第1ゲートトレンチ81の開口側に位置している。第1下端部86Bは、第1ゲートトレンチ81の底壁63側に位置している。第1壁部86Cは、第1上端部86Aおよび第1下端部86Bを接続し、第1ゲートトレンチ81の内壁に沿って壁状に延びている。
[0153]
 第1上端部86Aは、第1底側絶縁層84から露出している。第1上端部86Aは、第1底側絶縁層84に対して第1主面3側に突出している。これにより、第1底側電極86は、第1ゲートトレンチ81の開口側において、第1底側絶縁層84および第1開口側絶縁層85との間で、断面視において逆凹状のリセスを区画している。第1上端部86Aの幅は、第1壁部86Cの幅未満である。
[0154]
 第1下端部86Bは、第1ゲートトレンチ81の底壁63に向かう凸湾曲状に形成されている。第1下端部86Bは、具体的には、第1底側絶縁層84によって区画されたU字空間の底壁に倣って形成されており、第1ゲートトレンチ81の底壁63に向かう滑らかな凸湾曲状に形成されている。
[0155]
 このような構造によれば、第1底側電極86に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。特に、第1底側絶縁層84の拡張されたU字空間に第1底側電極86を埋設することにより、第1底側電極86が第1上端部86Aから第1下端部86Bに向けて先細り形状になることを適切に抑制できる。これにより、第1底側電極86の第1下端部86Bに対する局所的な電界集中を適切に抑制できる。
[0156]
 第1底側電極86は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種を含んでいてもよい。第1底側電極86は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、n型不純物またはp型不純物を含んでいてもよい。導電性ポリシリコンは、n型不純物を含むことが好ましい。
[0157]
 第1開口側電極87は、第1絶縁層82を挟んで第1ゲートトレンチ81の開口側に埋設されている。第1開口側電極87は、具体的には、第1開口側絶縁層85を挟んで第1ゲートトレンチ81の開口側に区画された逆凹状のリセスに埋設されている。第1開口側電極87は、第1開口側絶縁層85を挟んでボディ領域55に対向している。第1開口側電極87の一部は、第1開口側絶縁層85を挟んでドリフト領域54に対向していてもよい。
[0158]
 第1開口側電極87は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種を含んでいてもよい。第1開口側電極87は、第1底側電極86と同一種の導電材料を含むことが好ましい。第1開口側電極87は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、n型不純物またはp型不純物を含んでいてもよい。導電性ポリシリコンは、n型不純物を含むことが好ましい。
[0159]
 第1中間絶縁層88は、第1底側電極86および第1開口側電極87の間に介在し、第1底側電極86および第1開口側電極87を電気的に絶縁している。第1中間絶縁層88は、具体的には、第1底側電極86および第1開口側電極87の間の領域において第1底側絶縁層84から露出する第1底側電極86を被覆している。第1中間絶縁層88は、第1底側電極86の第1上端部86A(具体的には突出部)を被覆している。第1中間絶縁層88は、第1絶縁層82(第1底側絶縁層84)に連なっている。
[0160]
 第1中間絶縁層88は、第3厚さT3を有している。第3厚さT3は、第1底側絶縁層84の第1厚さT1未満(T3<T1)である。第3厚さT3は、第1厚さT1の1/100以上1/10以下であってもよい。第3厚さT3は、100Å以上500Å以下であってもよい。第3厚さT3は、100Å以上200Å以下、200Å以上300Å以下、300Å以上400Å以下、または、400Å以上500Å以下であってもよい。第3厚さT3は、200Å以上400Å以下であることが好ましい。
[0161]
 第1中間絶縁層88は、酸化シリコン(SiO )、窒化シリコン(SiN)、酸化アルミニウム(Al )、酸化ジルコニウム(ZrO )および酸化タンタル(Ta )のうちの少なくとも1種を含む。第1中間絶縁層88は、この形態では、SiO 層からなる単層構造を有している。
[0162]
 第1開口側電極87において第1ゲートトレンチ81から露出する露出部は、この形態では、第1主面3に対して第1ゲートトレンチ81の底壁63側に位置している。第1開口側電極87の露出部は、第1ゲートトレンチ81の底壁63に向かう湾曲状に形成されている。
[0163]
 第1開口側電極87の露出部は、膜状に形成された第1キャップ絶縁層89によって被覆されている。第1キャップ絶縁層89は、第1ゲートトレンチ81内において第1絶縁層82(第1開口側絶縁層85)に連なっている。第1キャップ絶縁層89は、酸化シリコン(SiO )を含んでいてもよい。
[0164]
 各第1FET構造58は、p型の第1チャネル領域91(第1チャネル)をさらに含む。第1チャネル領域91は、ボディ領域55において第1絶縁層82(第1開口側絶縁層85)を挟んで第1電極83(第1開口側電極87)に対向する領域に形成される。
[0165]
 第1チャネル領域91は、第1トレンチゲート構造60の第1側壁61もしくは第2側壁62、または、第1側壁61および第2側壁62に沿って形成されている。第1チャネル領域91は、この形態では、第1トレンチゲート構造60の第1側壁61および第2側壁62に沿って形成されている。
[0166]
 各第1FET構造58は、ボディ領域55の表層部に形成されたn 型の第1ソース領域92をさらに含む。第1ソース領域92は、ボディ領域55内においてドリフト領域54との間で第1チャネル領域91を画定する。第1ソース領域92のn型不純物濃度は、ドリフト領域54のn型不純物濃度を超えている。第1ソース領域92のn型不純物濃度は、1×10 19cm -3以上1×10 21cm -3以下であってもよい。
[0167]
 各第1FET構造58は、この形態では、複数の第1ソース領域92を含む。複数の第1ソース領域92は、ボディ領域55の表層部において第1トレンチゲート構造60に沿って間隔を空けて形成されている。複数の第1ソース領域92は、具体的には、第1トレンチゲート構造60の第1側壁61もしくは第2側壁62、または、第1側壁61および第2側壁62に沿って形成されている。複数の第1ソース領域92は、この形態では、第1トレンチゲート構造60の第1側壁61および第2側壁62に沿って間隔を空けて形成されている。
[0168]
 複数の第1ソース領域92の底部は、ボディ領域55の底部に対して第1主面3側の領域に位置している。これにより、複数の第1ソース領域92は、第1絶縁層82(第1開口側絶縁層85)を挟んで第1電極83(第1開口側電極87)に対向している。このようにして、第1MISFET56の第1チャネル領域91が、ボディ領域55において複数の第1ソース領域92およびドリフト領域54に挟まれた領域に形成される。
[0169]
 各第1FET構造58は、ボディ領域55の表層部に形成されたp 型の第1コンタクト領域93をさらに含む。第1コンタクト領域93のp型不純物濃度は、ボディ領域55のp型不純物濃度を超えている。第1コンタクト領域93のp型不純物濃度は、1×10 19cm -3以上1×10 21cm -3以下であってもよい。
[0170]
 各第1FET構造58は、この形態では、複数の第1コンタクト領域93を含む。複数の第1コンタクト領域93は、ボディ領域55の表層部において第1トレンチゲート構造60に沿って間隔を空けて形成されている。複数の第1コンタクト領域93は、具体的には、第1トレンチゲート構造60の第1側壁61もしくは第2側壁62、または、第1側壁61および第2側壁62に沿って形成されている。
[0171]
 複数の第1コンタクト領域93は、この形態では、第1トレンチゲート構造60の第1側壁61および第2側壁62に沿って間隔を空けて形成されている。複数の第1コンタクト領域93は、具体的には、複数の第1ソース領域92に対して交互の配列となる態様でボディ領域55の表層部に形成されている。複数の第1コンタクト領域93の底部は、ボディ領域55の底部に対して第1主面3側の領域に位置している。
[0172]
 図9および図11を参照して、第2トレンチゲート構造70は、第2ゲートトレンチ101、第2絶縁層102および第2電極103を含む。第2ゲートトレンチ101は、第1主面3を第2主面4側に向けて掘り下げることによって形成されている。
[0173]
 第2ゲートトレンチ101は、第2トレンチゲート構造70の第1側壁71、第2側壁72および底壁73を区画している。以下では、第2トレンチゲート構造70の第1側壁71、第2側壁72および底壁73を、第2ゲートトレンチ101の第1側壁71、第2側壁72および底壁73ともいう。
[0174]
 第2絶縁層102は、第2ゲートトレンチ101の内壁に沿って膜状に形成されている。第2絶縁層102は、第2ゲートトレンチ101内において凹状の空間を区画している。第2絶縁層102において第2ゲートトレンチ101の底壁73を被覆する部分は、第2ゲートトレンチ101の底壁73に倣って形成されている。これにより、第2絶縁層102は、第2ゲートトレンチ101内においてU字状に窪んだU字空間を区画している。
[0175]
 第2絶縁層102は、酸化シリコン(SiO )、窒化シリコン(SiN)、酸化アルミニウム(Al )、酸化ジルコニウム(ZrO )および酸化タンタル(Ta )のうちの少なくとも1種を含む。
[0176]
 第2絶縁層102は、半導体層2側からこの順に積層されたSiN層およびSiO 層を含む積層構造を有していてもよい。第2絶縁層102は、半導体層2側からこの順に積層されたSiO 層およびSiN層を含む積層構造を有していてもよい。第2絶縁層102は、SiO 層またはSiN層からなる単層構造を有していてもよい。第2絶縁層102は、この形態では、SiO 層からなる単層構造を有している。
[0177]
 第2絶縁層102は、第2ゲートトレンチ101の底壁73側から第1主面3側に向けてこの順に形成された第2底側絶縁層104および第2開口側絶縁層105を含む。
[0178]
 第2底側絶縁層104は、第2ゲートトレンチ101の底壁73側の内壁を被覆している。第2底側絶縁層104は、具体的には、ボディ領域55の底部に対して第2ゲートトレンチ101の底壁73側の内壁を被覆している。第2底側絶縁層104は、第2ゲートトレンチ101の底壁73側においてU字空間を区画している。第2底側絶縁層104は、U字空間を区画する平滑な内壁面を有している。第2底側絶縁層104は、ドリフト領域54に接している。第2底側絶縁層104の一部は、ボディ領域55に接していてもよい。
[0179]
 第2開口側絶縁層105は、第2ゲートトレンチ101の開口側の内壁を被覆している。第2開口側絶縁層105は、具体的には、ボディ領域55の底部に対して第2ゲートトレンチ101の開口側の領域において第2ゲートトレンチ101の第1側壁71および第2側壁72を被覆している。第2開口側絶縁層105は、ボディ領域55に接している。第2開口側絶縁層105の一部は、ドリフト領域54に接していてもよい。
[0180]
 第2底側絶縁層104は、第4厚さT4を有している。第2開口側絶縁層105は、第4厚さT4未満の第5厚さT5(T5<T4)を有している。第4厚さT4は、第2底側絶縁層104において第2ゲートトレンチ101の内壁の法線方向に沿う厚さである。第5厚さT5は、第2開口側絶縁層105において第2ゲートトレンチ101の内壁の法線方向に沿う厚さである。
[0181]
 第2ゲートトレンチ101の第2幅WT2に対する第4厚さT4の第2比T4/WT2は、0.1以上0.4以下であってもよい。第2比T4/WT2は、0.1以上0.15以下、0.15以上0.2以下、0.2以上0.25以下、0.25以上0.3以下、0.3以上0.35以下、または、0.35以上0.4以下であってもよい。第2比T4/WT2は、0.25以上0.35以下であることが好ましい。
[0182]
 第2比T4/WT2は、第1比T1/WT1以下(T4/WT2≦T1/WT1)であってもよい。第2比T4/WT2は、第1比T1/WT1以上(T4/WT2≧T1/WT1)であってもよい。第2比T4/WT2は、第1比T1/WT1と等しくてもよい(T4/WT2=T1/WT1)。
[0183]
 第2底側絶縁層104の第4厚さT4は、1500Å以上4000Å以下であってもよい。第4厚さT4は、1500Å以上2000Å以下、2000Å以上2500Å以下、2500Å以上3000Å以下、3000Å以上3500Å以下、または、3500Å以上4000Å以下であってもよい。第4厚さT4は、1800Å以上3500Å以下であることが好ましい。
[0184]
 第4厚さT4は、第2ゲートトレンチ101の第2幅WT2に応じて、4000Å以上12000Å以下であってもよい。第4厚さT4は、4000Å以上5000Å以下、5000Å以上6000Å以下、6000Å以上7000Å以下、7000Å以上8000Å以下、8000Å以上9000Å以下、9000Å以上10000Å以下、10000Å以上11000Å以下、または、11000Å以上12000Å以下であってもよい。この場合、第2底側絶縁層104の厚化によって半導体装置1の耐圧を高めることができる。
[0185]
 第4厚さT4は、第1厚さT1以下(T4≦T1)であってもよい。第4厚さT4は、第1厚さT1以上(T4≧T1)であってもよい。第4厚さT4は、第1厚さT1と等しくてもよい(T4=T1)。
[0186]
 第2開口側絶縁層105の第5厚さT5は、第2底側絶縁層104の第4厚さT4未満(T5<T4)である。第5厚さT5は、第4厚さT4の1/100以上1/10以下であってもよい。100Å以上500Å以下であってもよい。第5厚さT5は、100Å以上200Å以下、200Å以上300Å以下、300Å以上400Å以下、または、400Å以上500Å以下であってもよい。第5厚さT5は、200Å以上400Å以下であることが好ましい。
[0187]
 第5厚さT5は、第2厚さT2以下(T5≦T2)であってもよい。第5厚さT5は、第2厚さT2以上(T5≧T2)であってもよい。第5厚さT5は、第2厚さT2と等しくてもよい(T5=T2)。
[0188]
 第2底側絶縁層104は、第2ゲートトレンチ101の第1側壁71および第2側壁72を被覆する部分から第2ゲートトレンチ101の底壁73を被覆する部分に向けて第4厚さT4が減少する態様で形成されている。
[0189]
 第2底側絶縁層104において第2ゲートトレンチ101の底壁73を被覆する部分の厚さは、第2底側絶縁層104において第2ゲートトレンチ101の第1側壁71および第2側壁72を被覆する部分の厚さよりも小さい。第2底側絶縁層104によって区画されたU字空間の底壁側の開口幅は、第4厚さT4の減少分だけ拡張されている。これにより、U字空間の先細りが抑制されている。このようなU字空間は、たとえば、第2底側絶縁層104の内壁に対するエッチング法(たとえばウエットエッチング法)によって形成される。
[0190]
 第2電極103は、第2絶縁層102を挟んで第2ゲートトレンチ101に埋め込まれている。第2電極103にはオン信号Vonおよびオフ信号Voffを含む所定の第2ゲート制御信号(第2制御信号)が印加される。
[0191]
 第2電極103は、この形態では、第2底側電極106、第2開口側電極107および第2中間絶縁層108を含む絶縁分離型のスプリット電極構造を有している。第2底側電極106は、この形態では、第1底側電極86に電気的に接続されている。第2開口側電極107は、第1開口側電極87から電気的に絶縁されている。
[0192]
 第2底側電極106は、第2絶縁層102を挟んで第2ゲートトレンチ101の底壁73側に埋設されている。第2底側電極106は、具体的には、第2底側絶縁層104を挟んで第2ゲートトレンチ101の底壁73側に埋設されている。第2底側電極106は、第2底側絶縁層104を挟んでドリフト領域54に対向している。第2底側電極106の一部は、第2底側絶縁層104を挟んでボディ領域55に対向していてもよい。
[0193]
 第2底側電極106は、第2上端部106A、第2下端部106Bおよび第2壁部106Cを含む。第2上端部106Aは、第2ゲートトレンチ101の開口側に位置している。第2下端部106Bは、第2ゲートトレンチ101の底壁73側に位置している。第2壁部106Cは、第2上端部106Aおよび第2下端部106Bを接続し、第2ゲートトレンチ101の内壁に沿って壁状に延びている。
[0194]
 第2上端部106Aは、第2底側絶縁層104から露出している。第2上端部106Aは、第2底側絶縁層104に対して第1主面3側に突出している。これにより、第2底側電極106は、第2ゲートトレンチ101の開口側において、第2底側絶縁層104および第2開口側絶縁層105との間で、断面視において逆凹状のリセスを区画している。第2上端部106Aの幅は、第2壁部106Cの幅未満である。
[0195]
 第2下端部106Bは、第2ゲートトレンチ101の底壁73に向かう凸湾曲状に形成されている。第2下端部106Bは、具体的には、第2底側絶縁層104によって区画されたU字空間の底壁に倣って形成されており、第2ゲートトレンチ101の底壁73に向かう滑らかな凸湾曲状に形成されている。
[0196]
 このような構造によれば、第2底側電極106に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。特に、第2底側絶縁層104の拡張されたU字空間に第2底側電極106を埋設することにより、第2底側電極106が第2上端部106Aから第2下端部106Bに向けて先細り形状になることを適切に抑制できる。これにより、第2底側電極106の第2下端部106Bに対する局所的な電界集中を適切に抑制できる。
[0197]
 第2底側電極106は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種を含んでいてもよい。第2底側電極106は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、n型不純物またはp型不純物を含んでいてもよい。導電性ポリシリコンは、n型不純物を含むことが好ましい。
[0198]
 第2開口側電極107は、第2絶縁層102を挟んで第2ゲートトレンチ101の開口側に埋設されている。第2開口側電極107は、具体的には、第2開口側絶縁層105を挟んで第2ゲートトレンチ101の開口側に区画された逆凹状のリセスに埋設されている。第2開口側電極107は、第2開口側絶縁層105を挟んでボディ領域55に対向している。第2開口側電極107の一部は、第2開口側絶縁層105を挟んでドリフト領域54に対向していてもよい。
[0199]
 第2開口側電極107は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種を含んでいてもよい。第2開口側電極107は、第2底側電極106と同一種の導電材料を含むことが好ましい。第2開口側電極107は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、n型不純物またはp型不純物を含んでいてもよい。導電性ポリシリコンは、n型不純物を含むことが好ましい。
[0200]
 第2中間絶縁層108は、第2底側電極106および第2開口側電極107の間に介在し、第2底側電極106および第2開口側電極107を電気的に絶縁している。第2中間絶縁層108は、具体的には、第2底側電極106および第2開口側電極107の間の領域において第2底側絶縁層104から露出する第2底側電極106を被覆している。第2中間絶縁層108は、第2底側電極106の第2上端部106A(具体的には突出部)を被覆している。第2中間絶縁層108は、第2絶縁層102(第2底側絶縁層104)に連なっている。
[0201]
 第2中間絶縁層108は、第6厚さT6を有している。第6厚さT6は、第2底側絶縁層104の第4厚さT4未満(T6<T4)である。第6厚さT6は、第4厚さT4の1/100以上1/10以下であってもよい。第6厚さT6は、100Å以上500Å以下であってもよい。第6厚さT6は、100Å以上200Å以下、200Å以上300Å以下、300Å以上400Å以下、または、400Å以上500Å以下であってもよい。第6厚さT6は、200Å以上400Å以下であることが好ましい。
[0202]
 第6厚さT6は、第3厚さT3以下(T6≦T3)であってもよい。第6厚さT6は、第3厚さT3以上(T6≧T3)であってもよい。第6厚さT6は、第3厚さT3と等しくてもよい(T6=T3)。
[0203]
 第2中間絶縁層108は、酸化シリコン(SiO )、窒化シリコン(SiN)、酸化アルミニウム(Al )、酸化ジルコニウム(ZrO )および酸化タンタル(Ta )のうちの少なくとも1種を含む。第2中間絶縁層108は、この形態では、SiO 層からなる単層構造を有している。
[0204]
 第2開口側電極107において第2ゲートトレンチ101から露出する露出部は、この形態では、第1主面3に対して第2ゲートトレンチ101の底壁73側に位置している。第2開口側電極107の露出部は、第2ゲートトレンチ101の底壁73に向かう湾曲状に形成されている。
[0205]
 第2開口側電極107の露出部は、膜状に形成された第2キャップ絶縁層109によって被覆されている。第2キャップ絶縁層109は、第2ゲートトレンチ101内において第2絶縁層102(第2開口側絶縁層105)に連なっている。第2キャップ絶縁層109は、酸化シリコン(SiO )を含んでいてもよい。
[0206]
 各第2FET構造68は、p型の第2チャネル領域111(第2チャネル)をさらに含む。第2チャネル領域111は、具体的には、ボディ領域55において第2絶縁層102(第2開口側絶縁層105)を挟んで第2電極103(第2開口側電極107)に対向する領域に形成される。
[0207]
 第2チャネル領域111は、具体的には、第2トレンチゲート構造70の第1側壁71もしくは第2側壁72、または、第1側壁71および第2側壁72に沿って形成されている。第2チャネル領域111は、この形態では、第2トレンチゲート構造70の第1側壁71および第2側壁72に沿って形成されている。
[0208]
 各第2FET構造68は、ボディ領域55の表層部に形成されたn 型の第2ソース領域112をさらに含む。第2ソース領域112は、ボディ領域55内においてドリフト領域54との間で第2チャネル領域111を画定する。
[0209]
 第2ソース領域112のn型不純物濃度は、ドリフト領域54のn型不純物濃度を超えている。第2ソース領域112のn型不純物濃度は、1×10 19cm -3以上1×10 21cm -3以下であってもよい。第2ソース領域112のn型不純物濃度は、第1ソース領域92のn型不純物濃度と等しいことが好ましい。
[0210]
 各第2FET構造68は、この形態では、複数の第2ソース領域112を含む。複数の第2ソース領域112は、ボディ領域55の表層部において第2トレンチゲート構造70に沿って間隔を空けて形成されている。複数の第2ソース領域112は、具体的には、第2トレンチゲート構造70の第1側壁71もしくは第2側壁72、または、第1側壁71および第2側壁72に沿って形成されている。複数の第2ソース領域112は、この形態では、第2トレンチゲート構造70の第1側壁71および第2側壁72に沿って間隔を空けて形成されている。
[0211]
 各第2ソース領域112は、この形態では、第1方向Xに沿って各第1ソース領域92と対向している。各第2ソース領域112は、各第1ソース領域92と一体を成している。図7および図8では、第1ソース領域92および第2ソース領域112を境界線によって区別して示しているが、第1ソース領域92および第2ソース領域112の間の領域には、実際には明確な境界線はない。
[0212]
 各第2ソース領域112は、第1方向Xに沿って各第1ソース領域92の一部または全部と対向しないように、各第1ソース領域92から第2方向Yにずれて形成されていてもよい。つまり、複数の第1ソース領域92および複数の第2ソース領域112は、平面視において千鳥状に配列されていてもよい。
[0213]
 複数の第2ソース領域112の底部は、ボディ領域55の底部に対して第1主面3側の領域に位置している。これにより、複数の第2ソース領域112は、第2絶縁層102(第2開口側絶縁層105)を挟んで第2電極103(第2開口側電極107)に対向している。このようにして、第2MISFET57の第2チャネル領域111が、ボディ領域55において複数の第2ソース領域112およびドリフト領域54に挟まれた領域に形成される。
[0214]
 各第2FET構造68は、ボディ領域55の表層部に形成されたp 型の第2コンタクト領域113をさらに含む。第2コンタクト領域113のp型不純物濃度は、ボディ領域55のp型不純物濃度を超えている。第2コンタクト領域113のp型不純物濃度は、1×10 19cm -3以上1×10 21cm -3以下であってもよい。第2コンタクト領域113のp型不純物濃度は、第1コンタクト領域93のp型不純物濃度と等しいことが好ましい。
[0215]
 各第2FET構造68は、この形態では、複数の第2コンタクト領域113を含む。複数の第2コンタクト領域113は、ボディ領域55の表層部において第2トレンチゲート構造70に沿って間隔を空けて形成されている。複数の第2コンタクト領域113は、具体的には、第2トレンチゲート構造70の第1側壁71もしくは第2側壁72、または、第1側壁71および第2側壁72に沿って形成されている。複数の第2コンタクト領域113の底部は、ボディ領域55の底部に対して第1主面3側の領域に位置している。
[0216]
 複数の第2コンタクト領域113は、この形態では、第2トレンチゲート構造70の第1側壁71および第2側壁72に沿って間隔を空けて形成されている。複数の第2コンタクト領域113は、具体的には、複数の第2ソース領域112に対して交互の配列となる態様でボディ領域55の表層部に形成されている。
[0217]
 図7および図8を参照して、各第2コンタクト領域113は、この形態では、第1方向Xに沿って各第1コンタクト領域93と対向している。各第2コンタクト領域113は、各第1コンタクト領域93と一体を成している。
[0218]
 図7では、第1ソース領域92および第2ソース領域112と区別するため、第1コンタクト領域93および第2コンタクト領域113を纏めて「p 」の記号で示している。また、図8では、第1コンタクト領域93および第2コンタクト領域113を境界線によって区別して示しているが、第1コンタクト領域93および第2コンタクト領域113の間の領域には、実際には明確な境界線はない。
[0219]
 各第2コンタクト領域113は、第1方向Xに沿って各第1コンタクト領域93の一部または全部と対向しないように、各第1コンタクト領域93から第2方向Yにずれて形成されていてもよい。つまり、複数の第1コンタクト領域93および複数の第2コンタクト領域113は、平面視において千鳥状に配列されていてもよい。
[0220]
 図7および図8を参照して、半導体層2の第1主面3において第1トレンチゲート構造60の一端部および第2トレンチゲート構造70の一端部の間の領域からは、この形態では、ボディ領域55が露出している。第1ソース領域92、第1コンタクト領域93、第2ソース領域112および第2コンタクト領域113は、第1主面3において第1トレンチゲート構造60の一端部および第2トレンチゲート構造70の一端部に挟まれた領域に形成されていない。
[0221]
 同様に、図示はしないが、半導体層2の第1主面3において第1トレンチゲート構造60の他端部および第2トレンチゲート構造70の他端部の間の領域からは、この形態では、ボディ領域55が露出している。第1ソース領域92、第1コンタクト領域93、第2ソース領域112および第2コンタクト領域113は、第1トレンチゲート構造60の他端部および第2トレンチゲート構造70の他端部に挟まれた領域に形成されていない。
[0222]
 図5~図8を参照して、半導体層2の第1主面3には、複数(この形態では2つ)のトレンチコンタクト構造120が形成されている。複数のトレンチコンタクト構造120は、一方側のトレンチコンタクト構造120および他方側のトレンチコンタクト構造120を含む。
[0223]
 一方側のトレンチコンタクト構造120は、第1トレンチゲート構造60の一端部および第2トレンチゲート構造70の一端部側の領域に位置する。他方側のトレンチコンタクト構造120は、第1トレンチゲート構造60の他端部および第2トレンチゲート構造70の他端部側の領域に位置する。
[0224]
 他方側のトレンチコンタクト構造120は、一方側のトレンチコンタクト構造120とほぼ同様の構造を有している。以下では、一方側のトレンチコンタクト構造120側の構造を例にとって説明し、他方側のトレンチコンタクト構造120側の構造についての具体的な説明は、省略される。
[0225]
 トレンチコンタクト構造120は、第1トレンチゲート構造60の一端部および第2トレンチゲート構造70の一端部に接続されている。トレンチコンタクト構造120は、この形態では、平面視において第1方向Xに沿って帯状に延びている。
[0226]
 トレンチコンタクト構造120の幅WTCは、0.5μm以上5μm以下であってもよい。幅WTCは、トレンチコンタクト構造120が延びる方向(第1方向X)に直交する方向(第2方向Y)の幅である。
[0227]
 幅WTCは、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、2.5μm以上3μm以下、3μm以上3.5μm以下、3.5μm以上4μm以下、4μm以上4.5μm以下、または、4.5μm以上5μm以下であってもよい。幅WTCは、0.8μm以上1.2μm以下であることが好ましい。
[0228]
 幅WTCは、第1トレンチゲート構造60の第1幅WT1と等しいことが好ましい(WTC=WT1)。幅WTCは、第2トレンチゲート構造70の第2幅WT2と等しいことが好ましい(WTC=WT2)。
[0229]
 トレンチコンタクト構造120は、ボディ領域55を貫通し、ドリフト領域54に達している。トレンチコンタクト構造120の深さDTCは、1μm以上10μm以下であってもよい。深さDTCは、1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、または、8μm以上10μm以下であってもよい。深さDTCは、2μm以上6μm以下であることが好ましい。
[0230]
 深さDTCは、第1トレンチゲート構造60の第1深さDT1と等しいことが好ましい(DTC=DT1)。深さDTCは、第2トレンチゲート構造70の第2深さDT2と等しいことが好ましい(DTC=DT2)。
[0231]
 トレンチコンタクト構造120は、一方側の第1側壁121、他方側の第2側壁122、ならびに、第1側壁121および第2側壁122を接続する底壁123を含む。以下では、第1側壁121、第2側壁122および底壁123を纏めて「内壁」ということがある。第1側壁121は、第1トレンチゲート構造60および第2トレンチゲート構造70に接続された接続面である。
[0232]
 第1側壁121、第2側壁122および底壁123は、ドリフト領域54内に位置している。第1側壁121および第2側壁122は、法線方向Zに沿って延びている。第1側壁121および第2側壁122は、第1主面3に対して垂直に形成されていてもよい。
[0233]
 半導体層2内において第1側壁121が第1主面3との間で成す角度(テーパ角)の絶対値は、90°を超えて95°以下(たとえば91°程度)であってもよい。半導体層2内において第2側壁122が第1主面3との間で成す角度(テーパ角)の絶対値は、90°を超えて95°以下(たとえば91°程度)であってもよい。トレンチコンタクト構造120は、断面視において半導体層2の第1主面3側から底壁123側に向けて幅WTCが狭まる先細り形状(テーパ形状)に形成されていてもよい。
[0234]
 底壁123は、ドリフト領域54の底部に対して第1主面3側の領域に位置している。底壁123は、ドリフト領域54の底部に向かう凸湾曲状に形成されている。底壁123は、ドリフト領域54の底部に対して1μm以上10μm以下の間隔ITCを空けて第1主面3側の領域に位置している。間隔ITCは、1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、または、8μm以上10μm以下であってもよい。間隔ITCは、1μm以上5μm以下であることが好ましい。
[0235]
 間隔ITCは、第1トレンチゲート構造60の第1間隔IT1と等しいことが好ましい(ITC=IT1)。間隔ITCは、第2トレンチゲート構造70の第2間隔IT2と等しいことが好ましい(ITC=IT2)。
[0236]
 トレンチコンタクト構造120は、コンタクトトレンチ131、コンタクト絶縁層132およびコンタクト電極133を含む。コンタクトトレンチ131は、半導体層2の第1主面3を第2主面4側に向けて掘り下げることによって形成されている。
[0237]
 コンタクトトレンチ131は、トレンチコンタクト構造120の第1側壁121、第2側壁122および底壁123を区画している。以下では、トレンチコンタクト構造120の第1側壁121、第2側壁122および底壁123を、コンタクトトレンチ131の第1側壁121、第2側壁122および底壁123ともいう。
[0238]
 コンタクトトレンチ131の第1側壁121は、第1ゲートトレンチ81の第1側壁61および第2側壁62に連通している。コンタクトトレンチ131の第1側壁121は、第2ゲートトレンチ101の第1側壁71および第2側壁72に連通している。コンタクトトレンチ131は、第1ゲートトレンチ81および第2ゲートトレンチ101との間で1つのトレンチを形成している。
[0239]
 コンタクト絶縁層132は、コンタクトトレンチ131の内壁に沿って膜状に形成されている。コンタクト絶縁層132は、コンタクトトレンチ131内において凹状の空間を区画している。コンタクト絶縁層132においてコンタクトトレンチ131の底壁123を被覆する部分は、コンタクトトレンチ131の底壁123に倣って形成されている。
[0240]
 コンタクト絶縁層132は、第1底側絶縁層84(第2底側絶縁層104)と同様の態様で、コンタクトトレンチ131内においてU字状に窪んだU字空間を区画している。つまり、コンタクト絶縁層132は、コンタクトトレンチ131の底壁123側の領域が拡張され、先細りが抑制されたU字空間を区画している。このようなU字空間は、たとえば、コンタクト絶縁層132の内壁に対するエッチング法(たとえばウエットエッチング法)によって形成される。
[0241]
 コンタクト絶縁層132は、第7厚さT7を有している。第7厚さT7は、1500Å以上4000Å以下であってもよい。第7厚さT7は、1500Å以上2000Å以下、2000Å以上2500Å以下、2500Å以上3000Å以下、3000Å以上3500Å以下、または、3500Å以上4000Å以下であってもよい。第7厚さT7は、1800Å以上3500Å以下であることが好ましい。
[0242]
 第7厚さT7は、トレンチコンタクト構造120の幅WTCに応じて、4000Å以上12000Å以下であってもよい。第7厚さT7は、4000Å以上5000Å以下、5000Å以上6000Å以下、6000Å以上7000Å以下、7000Å以上8000Å以下、8000Å以上9000Å以下、9000Å以上10000Å以下、10000Å以上11000Å以下、または、11000Å以上12000Å以下であってもよい。この場合、コンタクト絶縁層132の厚化によって半導体装置1の耐圧を高めることができる。
[0243]
 第7厚さT7は、第1底側絶縁層84の第1厚さT1と等しい(T7=T1)ことが好ましい。第7厚さT7は、第2底側絶縁層104の第4厚さT4と等しい(T7=T4)ことが好ましい。
[0244]
 コンタクト絶縁層132は、酸化シリコン(SiO )、窒化シリコン(SiN)、酸化アルミニウム(Al )、酸化ジルコニウム(ZrO )および酸化タンタル(Ta )のうちの少なくとも1種を含む。
[0245]
 コンタクト絶縁層132は、半導体層2側からこの順に積層されたSiN層およびSiO 層を含む積層構造を有していてもよい。コンタクト絶縁層132は、半導体層2側からこの順に積層されたSiO 層およびSiN層を含む積層構造を有していてもよい。コンタクト絶縁層132は、SiO 層またはSiN層からなる単層構造を有していてもよい。コンタクト絶縁層132は、この形態では、SiO 層からなる単層構造を有している。コンタクト絶縁層132は、第1絶縁層82(第2絶縁層102)と同一の絶縁材料からなることが好ましい。
[0246]
 コンタクト絶縁層132は、第1ゲートトレンチ81およびコンタクトトレンチ131の間の連通部において第1絶縁層82と一体を成している。コンタクト絶縁層132は、第2ゲートトレンチ101およびコンタクトトレンチ131の間の連通部において第2絶縁層102と一体を成している。
[0247]
 コンタクト絶縁層132は、この形態では、第1ゲートトレンチ81の一端部および第2ゲートトレンチ101の一端部に引き出された引き出し絶縁層132Aを有している。引き出し絶縁層132Aは、連通部を横切って第1ゲートトレンチ81の一端部の内壁を被覆している。引き出し絶縁層132Aは、連通部を横切って第2ゲートトレンチ101の一端部の内壁を被覆している。
[0248]
 引き出し絶縁層132Aは、第1ゲートトレンチ81内において第1底側絶縁層84および第1開口側絶縁層85と一体を成している。引き出し絶縁層132Aは、第1ゲートトレンチ81の一端部の内壁において、第1底側絶縁層84と共にU字空間を区画している。
[0249]
 引き出し絶縁層132Aは、第2ゲートトレンチ101内において第2底側絶縁層104および第2開口側絶縁層105と一体を成している。引き出し絶縁層132Aは、第2ゲートトレンチ101の一端部の内壁において、第2底側絶縁層104と共にU字空間を区画している。
[0250]
 コンタクト電極133は、コンタクト絶縁層132を挟んでコンタクトトレンチ131に埋め込まれている。コンタクト電極133は、第1電極83および第2電極103とは異なり、一体物としてコンタクトトレンチ131に埋め込まれている。コンタクト電極133は、コンタクトトレンチ131から露出する上端部、コンタクト絶縁層132に接する下端部を有している。
[0251]
 コンタクト電極133の下端部は、第1底側電極86(第2底側電極106)と同様の態様で、コンタクトトレンチ131の底壁123に向かう凸湾曲状に形成されている。コンタクト電極133の下端部は、具体的には、コンタクト絶縁層132によって区画されたU字空間の底壁に倣って形成されており、底壁123に向かう滑らかな凸湾曲状に形成されている。
[0252]
 このような構造によれば、コンタクト電極133に対する局所的な電界集中を抑制できるから、ブレークダウン電圧の低下を抑制できる。特に、コンタクト絶縁層132の拡張されたU字空間にコンタクト電極133を埋設することにより、コンタクト電極133が上端部から下端部に向けて先細り形状になることを適切に抑制できる。これにより、コンタクト絶縁層132の下端部に対する局所的な電界集中を適切に抑制できる。
[0253]
 コンタクト電極133は、第1ゲートトレンチ81およびコンタクトトレンチ131の間の接続部において第1底側電極86に電気的に接続されている。コンタクト電極133は、第2ゲートトレンチ101およびコンタクトトレンチ131の間の接続部において第2底側電極106に電気的に接続されている。これにより、第2底側電極106は、第1底側電極86に電気的に接続されている。
[0254]
 コンタクト電極133は、具体的には、第1ゲートトレンチ81の一端部および第2ゲートトレンチ101の一端部に引き出された引き出し電極133Aを有している。引き出し電極133Aは、第1ゲートトレンチ81およびコンタクトトレンチ131の間の連通部を横切って第1ゲートトレンチ81内に位置している。引き出し電極133Aは、さらに、第2ゲートトレンチ101およびコンタクトトレンチ131の間の連通部を横切って第2ゲートトレンチ101内に位置している。
[0255]
 引き出し電極133Aは、第1ゲートトレンチ81内においてコンタクト絶縁層132によって区画されたU字空間に埋め込まれている。引き出し電極133Aは、第1ゲートトレンチ81内において第1底側電極86と一体を成している。これにより、コンタクト電極133は、第1底側電極86に電気的に接続されている。
[0256]
 第1ゲートトレンチ81内においてコンタクト電極133および第1開口側電極87の間には、第1中間絶縁層88が介在している。これにより、コンタクト電極133は、第1ゲートトレンチ81内において第1開口側電極87から電気的に絶縁されている。
[0257]
 引き出し電極133Aは、第2ゲートトレンチ101内においてコンタクト絶縁層132によって区画されたU字空間に埋め込まれている。引き出し電極133Aは、第2ゲートトレンチ101内において第2底側電極106と一体を成している。これにより、コンタクト電極133は、第2底側電極106に電気的に接続されている。
[0258]
 第2ゲートトレンチ101内においてコンタクト電極133および第2開口側電極107の間には、第2中間絶縁層108が介在している。これにより、コンタクト電極133は、第2ゲートトレンチ101内において第2開口側電極107から電気的に絶縁されている。
[0259]
 コンタクト電極133は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種を含んでいてもよい。コンタクト電極133は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、n型不純物またはp型不純物を含んでいてもよい。導電性ポリシリコンは、n型不純物を含むことが好ましい。コンタクト電極133は、第1底側電極86および第2底側電極106と同一の導電材料を含むことが好ましい。
[0260]
 コンタクト電極133においてコンタクトトレンチ131から露出する露出部は、この形態では、第1主面3に対してコンタクトトレンチ131の底壁123側に位置している。コンタクト電極133の露出部は、コンタクトトレンチ131の底壁123に向かう湾曲状に形成されている。
[0261]
 コンタクト電極133の露出部は、膜状に形成された第3キャップ絶縁層139によって被覆されている。第3キャップ絶縁層139は、コンタクトトレンチ131内においてコンタクト絶縁層132に連なっている。第3キャップ絶縁層139は、酸化シリコン(SiO )を含んでいてもよい。
[0262]
 図5~図11を参照して、半導体層2の第1主面3の上には、主面絶縁層141が形成されている。主面絶縁層141は、第1主面3を選択的に被覆している。主面絶縁層141は、第1絶縁層82、第2絶縁層102およびコンタクト絶縁層132に連なっている。主面絶縁層141は、酸化シリコン(SiO )、窒化シリコン(SiN)、酸化アルミニウム(Al )、酸化ジルコニウム(ZrO )および酸化タンタル(Ta )のうちの少なくとも1種を含む。
[0263]
 主面絶縁層141は、半導体層2側からこの順に積層されたSiN層およびSiO 層を含む積層構造を有していてもよい。主面絶縁層141は、半導体層2側からこの順に積層されたSiO 層およびSiN層を含む積層構造を有していてもよい。主面絶縁層141は、SiO 層またはSiN層からなる単層構造を有していてもよい。主面絶縁層141は、この形態では、SiO 層からなる単層構造を有している。主面絶縁層141は、第1絶縁層82、第2絶縁層102およびコンタクト絶縁層132と同一の絶縁材料からなることが好ましい。
[0264]
 主面絶縁層141の上には、層間絶縁層142が形成されている。層間絶縁層142は、主面絶縁層141の厚さを超える厚さを有していてもよい。層間絶縁層142は、主面絶縁層141のほぼ全域を被覆している。層間絶縁層142は、酸化シリコン(SiO )、窒化シリコン(SiN)、酸化アルミニウム(Al )、酸化ジルコニウム(ZrO )および酸化タンタル(Ta )のうちの少なくとも1種を含む。
[0265]
 層間絶縁層142は、この形態では、酸化シリコンの一例としてのUSG(Undoped Silica Glass)層を含む。層間絶縁層142は、USG層からなる単層構造を有していてもよい。層間絶縁層142は、平坦化された主面を有していてもよい。層間絶縁層142の主面は、CMP(Chemical Mechanical Polishing)法によって研削された研削面であってもよい。
[0266]
 層間絶縁層142は、酸化シリコンの一例としてのPSG(Phosphor Silicate Glass)および/またはBPSG(Boron Phosphor Silicate Glass)を含んでいてもよい。層間絶縁層142は、半導体層2側からこの順に積層されたPSG層およびBPSG層を含む積層構造を有していてもよい。層間絶縁層142は、第1主面3側からこの順に積層されたBPSG層およびPSG層を含む積層構造を有していてもよい。
[0267]
 図5および図6を参照して、出力領域6において層間絶縁層142には、第1プラグ電極143、第2プラグ電極144、第3プラグ電極145および第4プラグ電極146が埋め込まれている。この形態では、複数の第1プラグ電極143、複数の第2プラグ電極144、複数の第3プラグ電極145および複数の第4プラグ電極146が、層間絶縁層142に埋め込まれている。第1プラグ電極143、第2プラグ電極144、第3プラグ電極145および第4プラグ電極146は、タングステンをそれぞれ含んでいてもよい。
[0268]
 複数の第1プラグ電極143は、層間絶縁層142において第1トレンチゲート構造60の第1開口側電極87を被覆する部分にそれぞれ埋め込まれている。複数の第1プラグ電極143は、この形態では、第1トレンチゲート構造60の一端部側の領域において層間絶縁層142を貫通し、1対1対応の関係で複数の第1開口側電極87に接続されている。
[0269]
 むろん、1つの第1開口側電極87に対して複数の第1プラグ電極143が接続されていてもよい。図示は省略されるが、複数の第1プラグ電極143は、一端部側の領域と同様の態様で、層間絶縁層142において第1トレンチゲート構造60の他端部側の領域を被覆する部分にも埋め込まれている。
[0270]
 複数の第1プラグ電極143は、この形態では、第1方向Xに沿って一列に間隔を空けて配列されている。各第1プラグ電極143は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、円形状または楕円形状に形成されていてもよい。各第1プラグ電極143は、この形態では、平面視において四角形状に形成されている。
[0271]
 複数の第2プラグ電極144は、層間絶縁層142において第2トレンチゲート構造70の第2開口側電極107を被覆する部分にそれぞれ埋め込まれている。複数の第2プラグ電極144は、この形態では、第2トレンチゲート構造70の一端部側の領域において層間絶縁層142を貫通し、1対1対応の関係で複数の第2開口側電極107に接続されている。
[0272]
 むろん、1つの第2開口側電極107に対して複数の第2プラグ電極144が接続されていてもよい。図示は省略されるが、複数の第2プラグ電極144は、一端部側の領域と同様の態様で、層間絶縁層142において第2トレンチゲート構造70の他端部側の領域を被覆する部分にも埋め込まれている。
[0273]
 複数の第2プラグ電極144は、この形態では、第1方向Xに沿って一列に間隔を空けて配列されている。各第2プラグ電極144は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、円形状または楕円形状に形成されていてもよい。各第2プラグ電極144は、この形態では、平面視において四角形状に形成されている。
[0274]
 複数の第3プラグ電極145は、層間絶縁層142においてコンタクト電極133を被覆する部分にそれぞれ埋め込まれている。複数の第3プラグ電極145は、層間絶縁層142を貫通し、コンタクト電極133に接続されている。
[0275]
 図示は省略されるが、複数の第3プラグ電極145は、一端部側の領域と同様の態様で、層間絶縁層142において他方側のトレンチコンタクト構造120のコンタクト電極133を被覆する部分にも埋め込まれている。
[0276]
 複数の第3プラグ電極145は、この形態では、第1方向Xに沿って一列に間隔を空けて配列されている。各第3プラグ電極145は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、円形状または楕円形状に形成されていてもよい。各第3プラグ電極145は、この形態では、平面視において四角形状に形成されている。
[0277]
 複数の第4プラグ電極146は、層間絶縁層142において複数のセル領域75を被覆する部分にそれぞれ埋め込まれている。各第4プラグ電極146は、層間絶縁層142を貫通し、各セル領域75にそれぞれ接続されている。各第4プラグ電極146は、具体的には、各セル領域75において、第1ソース領域92、第1コンタクト領域93、第2ソース領域112および第2コンタクト領域113に電気的に接続されている。
[0278]
 各第4プラグ電極146は、平面視において各セル領域75に沿って延びる帯状に形成されている。各第4プラグ電極146の第2方向Yの長さは、各セル領域75の第2方向Yの長さ未満であってもよい。
[0279]
 むろん、各セル領域75には、複数の第4プラグ電極146が接続されていてもよい。この場合、複数の第4プラグ電極146は、各セル領域75に沿って間隔を空けて形成される。さらにこの場合、各第4プラグ電極146は、平面視において三角形状、四角形状、五角形状、六角形状等の多角形状、円形状または楕円形状に形成されていてもよい。
[0280]
 出力領域6において層間絶縁層142の上には、前述のソース電極12およびゲート制御配線17が形成されている。ソース電極12は、層間絶縁層142の上において複数の第4プラグ電極146に一括して電気的に接続されている。ソース電極12には、基準電圧(たとえばグランド電圧)が印加される。基準電圧は、複数の第4プラグ電極146を介して第1ソース領域92、第1コンタクト領域93、第2ソース領域112および第2コンタクト領域113に伝達される。
[0281]
 ゲート制御配線17のうちの第1ゲート制御配線17Aは、層間絶縁層142の上において複数の第1プラグ電極143に電気的に接続されている。第1ゲート制御配線17Aには、コントロールIC10からのゲート制御信号が入力される。ゲート制御信号は、第1ゲート制御配線17Aおよび複数の第1プラグ電極143を介して第1開口側電極87に伝達される。
[0282]
 ゲート制御配線17のうちの第2ゲート制御配線17Bは、層間絶縁層142の上において複数の第2プラグ電極144に電気的に接続されている。第2ゲート制御配線17Bには、コントロールIC10からのゲート制御信号が入力される。ゲート制御信号は、第2ゲート制御配線17Bおよび複数の第2プラグ電極144を介して第2開口側電極107に伝達される。
[0283]
 ゲート制御配線17のうちの第3ゲート制御配線17Cは、層間絶縁層142の上において複数の第3プラグ電極145に電気的に接続されている。第3ゲート制御配線17Cには、コントロールIC10からのゲート制御信号が入力される。ゲート制御信号は、第3ゲート制御配線17Cおよび複数の第3プラグ電極145を介してコンタクト電極133に伝達される。つまり、コントロールIC10からのゲート制御信号は、コンタクト電極133を介して第1底側電極86および第2底側電極106に伝達される。
[0284]
 第1MISFET56(第1トレンチゲート構造60)および第2MISFET57(第2トレンチゲート構造70)が共にオフ状態に制御される場合、第1チャネル領域91および第2チャネル領域111は共にオフ状態に制御される。
[0285]
 第1MISFET56および第2MISFET57が共にオン状態に制御される場合、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される(Full-ON制御)。
[0286]
 第1MISFET56がオン状態に制御される一方で、第2MISFET57がオフ状態に制御される場合、第1チャネル領域91はオン状態に制御され、第2チャネル領域111はオフ状態に制御される(第1Half-ON制御)。
[0287]
 第1MISFET56がオフ状態に制御される一方で、第2MISFET57がオン状態に制御される場合、第1チャネル領域91はオフ状態に制御され、第2チャネル領域111はオン状態に制御される(第2Half-ON制御)。
[0288]
 このようにして、パワーMISFET9では、1つの出力領域6に形成された第1MISFET56および第2MISFET57を利用して、Full-ON制御、第1Half-ON制御および第2Half-ON制御を含む複数種の制御が実現される。
[0289]
 第1MISFET56を駆動させるとき(つまり、ゲートのオン制御時)、第1底側電極86にオン信号Vonが印加され、第1開口側電極87にオン信号Vonが印加されてもよい。この場合、第1底側電極86および第1開口側電極87は、ゲート電極として機能する。
[0290]
 これにより、第1底側電極86および第1開口側電極87の間の電圧降下を抑制できるから、第1底側電極86および第1開口側電極87の間の電界集中を抑制できる。また、半導体層2のオン抵抗を低下させることができるから、消費電力の低減を図ることができる。
[0291]
 第1MISFET56を駆動させるとき(つまり、ゲートのオン制御時)、第1底側電極86にオフ信号Voff(たとえば基準電圧)が印加され、第1開口側電極87にオン信号Vonが印加されてもよい。この場合、第1底側電極86がフィールド電極として機能する一方で、第1開口側電極87がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。
[0292]
 第2MISFET57を駆動させるとき(つまり、ゲートのオン制御時)、第2底側電極106にオン信号Vonが印加され、第2開口側電極107にオン信号Vonが印加されてもよい。この場合、第2底側電極106および第2開口側電極107は、ゲート電極として機能する。
[0293]
 これにより、第2底側電極106および第2開口側電極107の間の電圧降下を抑制できるから、第2底側電極106および第2開口側電極107の間の電界集中を抑制できる。また、半導体層2のオン抵抗を低下させることができるから、消費電力の低減を図ることができる。
[0294]
 第2MISFET57を駆動させるとき(つまり、ゲートのオン制御時)、第2底側電極106にオフ信号Voff(基準電圧)が印加され、第2開口側電極107にオン信号Vonが印加されてもよい。この場合、第2底側電極106がフィールド電極として機能する一方で、第2開口側電極107がゲート電極として機能する。これにより、寄生容量を低下させることができるから、スイッチング速度の向上を図ることができる。
[0295]
 図7および図8を参照して、第1チャネル領域91は、各セル領域75において第1チャネル面積S1で形成されている。第1チャネル面積S1は、各セル領域75に形成された複数の第1ソース領域92のトータル平面面積によって定義される。
[0296]
 第1チャネル領域91は、各セル領域75において第1チャネル割合R1(第1割合)で形成されている。第1チャネル割合R1は、各セル領域75の平面面積を100%としたとき、各セル領域75において第1チャネル面積S1が占める割合である。
[0297]
 第1チャネル割合R1は、0%以上50%以下の範囲で調整される。第1チャネル割合R1は、0%以上5%以下、5%以上10%以下、10%以上15%以下、15%以上20%以下、20%以上25%以下、25%以上30%以下、30%以上35%以下、35%以上40%以下、40%以上45%以下、または、45%以上50%以下であってもよい。第1チャネル割合R1は、10%以上35%以下であることが好ましい。
[0298]
 第1チャネル割合R1が50%の場合、第1トレンチゲート構造60の第1側壁61および第2側壁62のほぼ全域に第1ソース領域92が形成される。この場合、第1トレンチゲート構造60の第1側壁61および第2側壁62に第1コンタクト領域93は形成されない。第1チャネル割合R1は、50%未満であることが好ましい。
[0299]
 第1チャネル割合R1が0%の場合、第1トレンチゲート構造60の第1側壁61および第2側壁62に第1ソース領域92は形成されない。この場合、第1トレンチゲート構造60の第1側壁61および第2側壁62にボディ領域55および/または第1コンタクト領域93だけが形成される。第1チャネル割合R1は、0%を超えることが好ましい。この形態では、第1チャネル割合R1が25%である例が示されている。
[0300]
 第2チャネル領域111は、各セル領域75において第2チャネル面積S2で形成されている。第2チャネル面積S2は、各セル領域75に形成された複数の第2ソース領域112のトータル平面面積によって定義される。
[0301]
 第2チャネル領域111は、各セル領域75において第2チャネル割合R2(第2割合)で形成されている。第2チャネル割合R2は、各セル領域75の平面面積を100%としたとき、各セル領域75において第2チャネル面積S2が占める割合である。
[0302]
 第2チャネル割合R2は、0%以上50%以下の範囲で調整される。第2チャネル割合R2は、0%以上5%以下、5%以上10%以下、10%以上15%以下、15%以上20%以下、20%以上25%以下、25%以上30%以下、30%以上35%以下、35%以上40%以下、40%以上45%以下、または、45%以上50%以下であってもよい。第2チャネル割合R2は、10%以上35%以下であることが好ましい。
[0303]
 第2チャネル割合R2が50%の場合、第2トレンチゲート構造70の第1側壁71および第2側壁72のほぼ全域に第2ソース領域112が形成される。この場合、第2トレンチゲート構造70の第1側壁71および第2側壁72に第2コンタクト領域113は形成されない。第2チャネル割合R2は、50%未満であることが好ましい。
[0304]
 第2チャネル割合R2が0%の場合、第2トレンチゲート構造70の第1側壁71および第2側壁72に第2ソース領域112は形成されない。この場合、第2トレンチゲート構造70の第1側壁71および第2側壁72にボディ領域55および/または第2コンタクト領域113だけが形成される。第2チャネル割合R2は、0%を超えることが好ましい。この形態では、第2チャネル割合R2が25%である例が示されている。
[0305]
 このように、第1チャネル領域91および第2チャネル領域111は、各セル領域75において0%以上100%以下(好ましくは0%を超えて100%未満)の総チャネル割合RT(RT=R1+R2)で形成される。
[0306]
 各セル領域75における総チャネル割合RTは、この形態では、50%である。この形態では、全ての総チャネル割合RTが等しい値に設定されている。したがって、出力領域6内(単位面積)における平均チャネル割合RAVは50%となる。平均チャネル割合RAVは、全ての総チャネル割合RTの和を、総チャネル割合RTの総数で除したものである。
[0307]
 以下、図12Aおよび図12Bに、平均チャネル割合RAVを調整した場合の形態例を示す。図12Aは、図7に対応する領域の断面斜視図であって、第2形態例に係るチャネル構造を含む形態を示す断面斜視図である。図12Bは、図7に対応する領域の断面斜視図であって、第3形態例に係るチャネル構造を含む形態を示す断面斜視図である。
[0308]
 図12Aでは、平均チャネル割合RAVが約66%に調整された場合の形態例が示されている。各セル領域75の総チャネル割合RTは、約66%である。図12Bでは、平均チャネル割合RAVが33%に調整された場合の形態例が示されている。各セル領域75の総チャネル割合RTは、33%である。
[0309]
 総チャネル割合RTは、セル領域75毎に調整されてもよい。つまり、異なる値をそれぞれ有する複数の総チャネル割合RTがセル領域75毎に適用されてもよい。総チャネル割合RTは、半導体層2の温度上昇に関係している。たとえば、総チャネル割合RTを増加させると、半導体層2の温度が上昇し易くなる。一方で、総チャネル割合RTを減少させると、半導体層2の温度が上昇し難くなる。
[0310]
 これを利用して、総チャネル割合RTは、半導体層2の温度分布に応じて調整されてもよい。たとえば、半導体層2において温度が高まり易い領域の総チャネル割合RTを比較的小さくし、半導体層2において温度が高まり難い領域の総チャネル割合RTを比較的大きくしてもよい。
[0311]
 半導体層2において温度が高まり易い領域として、出力領域6の中央部を例示できる。半導体層2において温度が高まり難い領域として、出力領域6の周縁部を例示できる。むろん、半導体層2の温度分布に応じて総チャネル割合RTを調整しながら、平均チャネル割合RAVが調整されてもよい。
[0312]
 20%以上40%以下(たとえば25%)の総チャネル割合RTを有するセル領域75を、温度が高まり易い領域(たとえば中央部)に複数集約させてもよい。60%以上80%以下(たとえば75%)の総チャネル割合RTを有するセル領域75を、温度が高まり難い領域(たとえば周縁部)に複数集約させてもよい。40%を超えて60%未満(たとえば50%)の総チャネル割合RTを有するセル領域75を、温度が高まり易い領域および温度が高まり難い領域の間の領域に複数集約させてもよい。
[0313]
 さらに、20%以上40%以下の総チャネル割合RT、40%以上60%以下の総チャネル割合RTおよび60%以上80%以下の総チャネル割合RTが、規則的な配列で、複数のセル領域75に適用されてもよい。
[0314]
 一例として、25%(low)→50%(middle)→75%(high)の順に繰り返す3種の総チャネル割合RTが、複数のセル領域75に適用されてもよい。この場合、平均チャネル割合RAVは、50%に調整されてもよい。このような構造の場合、比較的簡単な設計で、半導体層2の温度分布に偏りが形成されるのを抑制できる。このような構造を適用した具体的な形態は、次の実施形態に示される。
[0315]
 図13は、アクティブクランプ耐量Eacおよび面積抵抗率Ron・Aの関係を実測によって調べたグラフである。図13のグラフは、第1MISFET56および第2MISFET57を同時にオン状態およびオフ状態に制御した場合の特性を示している。
[0316]
 図13において、縦軸はアクティブクランプ耐量Eac[mJ/mm ]を示し、横軸は面積抵抗率Ron・A[mΩ・mm ]を示している。アクティブクランプ耐量Eacは、図3において述べた通り、逆起電力に対する耐量である。面積抵抗率Ron・Aは、通常動作時における半導体層2内のオン抵抗を表している。
[0317]
 図13には、第1プロット点P1、第2プロット点P2、第3プロット点P3および第4プロット点P4が示されている。第1プロット点P1、第2プロット点P2、第3プロット点P3および第4プロット点P4は、平均チャネル割合RAV(つまり、各セル領域75に占める総チャネル割合RT)が66%、50%、33%および25%に調整された場合の特性をそれぞれ示している。
[0318]
 平均チャネル割合RAVを増加させた場合、通常動作時において面積抵抗率Ron・Aが低下し、アクティブクランプ動作時においてアクティブクランプ耐量Eacが低下した。これとは反対に、平均チャネル割合RAVを低下させた場合、通常動作時において面積抵抗率Ron・Aが増加し、アクティブクランプ動作時においてアクティブクランプ耐量Eacが向上した。
[0319]
 面積抵抗率Ron・Aを鑑みると、平均チャネル割合RAVは33%以上(具体的には33%以上100%未満)であることが好ましい。アクティブクランプ耐量Eacを鑑みると、平均チャネル割合RAVは33%未満(具体的には0%を超えて33%未満)であることが好ましい。
[0320]
 平均チャネル割合RAVの増加に起因して面積抵抗率Ron・Aが低下したのは、電流経路が増加したためである。平均チャネル割合RAVの増加に起因してアクティブクランプ耐量Eacが低下したのは、逆起電力に起因する急激な温度上昇が引き起こされたためである。
[0321]
 とりわけ、平均チャネル割合RAV(総チャネル割合RT)が比較的大きい場合には、互いに隣り合う第1トレンチゲート構造60および第2トレンチゲート構造70の間の領域において局所的かつ急激な温度上昇が発生する可能性が高まる。アクティブクランプ耐量Eacは、この種の温度上昇に起因して低下したと考えられる。
[0322]
 一方、平均チャネル割合RAVの低下に起因して面積抵抗率Ron・Aが増加したのは、電流経路が縮小したためである。平均チャネル割合RAVの低下に起因してアクティブクランプ耐量Eacが向上したのは、平均チャネル割合RAV(総チャネル割合RT)が比較的小さくなり、局所的かつ急激な温度上昇が抑制されたためと考えられる。
[0323]
 図13のグラフの結果から、平均チャネル割合RAV(総チャネル割合RT)に基づく調整法にはトレードオフの関係が存在するため、当該トレードオフの関係から切り離して優れた面積抵抗率Ron・Aおよび優れたアクティブクランプ耐量Eacを両立することは困難であることが分かる。
[0324]
 この一方、図13のグラフの結果から、パワーMISFET9において、通常動作時に第1プロット点P1(RAV=66%)に近づく動作をさせ、アクティブクランプ動作時に第4プロット点P4(RAV=25%)に近づく動作をさせることにより、優れた面積抵抗率Ron・Aおよび優れたアクティブクランプ耐量Eacを両立できることが分かる。そこで、この形態では、以下の制御が実施される。
[0325]
 図14Aは、図1に示す半導体装置1の第1制御例に係る通常動作を説明するための断面斜視図である。図14Bは、図1に示す半導体装置1の第1制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図14Aおよび図14Bでは、説明の便宜上、第1主面3の上の構造を省略し、ゲート制御配線17を簡略化している。
[0326]
 図14Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力され、第3ゲート制御配線17Cに第3オン信号Von3が入力される。
[0327]
 第1オン信号Von1、第2オン信号Von2および第3オン信号Von3は、コントロールIC10からそれぞれ入力される。第1オン信号Von1、第2オン信号Von2および第3オン信号Von3は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1、第2オン信号Von2および第3オン信号Von3は、それぞれ等しい電圧を有していてもよい。
[0328]
 この場合、第1開口側電極87、第2開口側電極107、第1底側電極86および第2底側電極106がそれぞれオン状態になる。つまり、第1開口側電極87、第2開口側電極107、第1底側電極86および第2底側電極106は、ゲート電極としてそれぞれ機能する。
[0329]
 これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図14Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
[0330]
 その結果、第1MISFET56および第2MISFET57の双方が駆動される(Full-ON制御)。通常動作時のチャネル利用率RUは、100%である。通常動作時の特性チャネル割合RCは、50%である。チャネル利用率RUは、第1チャネル領域91および第2チャネル領域111のうちオン状態に制御されている第1チャネル領域91および第2チャネル領域111の割合である。
[0331]
 特性チャネル割合RCは、平均チャネル割合RAVにチャネル利用率RUを乗じた値(RC=RAV×RU)である。パワーMISFET9の特性(面積抵抗率Ron・Aおよびアクティブクランプ耐量Eac)は、特性チャネル割合RCに基づいて定められる。これにより、面積抵抗率Ron・Aは、図13のグラフにおいて第2プロット点P2で示された面積抵抗率Ron・Aに近づく。
[0332]
 一方、図14Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aにオフ信号Voffが入力され、第2ゲート制御配線17Bに第1クランプオン信号VCon1が入力され、第3ゲート制御配線17Cに第2クランプオン信号VCon2が入力される。
[0333]
 オフ信号Voff、第1クランプオン信号VCon1および第2クランプオン信号VCon2は、コントロールIC10からそれぞれ入力される。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。第1クランプオン信号VCon1および第2クランプオン信号VCon2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1クランプオン信号VCon1および第2クランプオン信号VCon2は、それぞれ等しい電圧を有していてもよい。第1クランプオン信号VCon1および第2クランプオン信号VCon2は、通常動作時の電圧以下または未満の電圧を有していてもよい。
[0334]
 この場合、第1開口側電極87がオフ状態となり、第1底側電極86、第2底側電極106および第2開口側電極107がそれぞれオン状態になる。これにより、第1チャネル領域91がオフ状態に制御されると共に第2チャネル領域111がオン状態に制御される。図14Bでは、オフ状態の第1チャネル領域91が塗りつぶしハッチングによって示され、オン状態の第2チャネル領域111がドット状のハッチングによって示されている。
[0335]
 その結果、第1MISFET56がオフ状態に制御される一方で、第2MISFET57がオン状態に制御される(第2Half-ON制御)。これにより、アクティブクランプ動作時のチャネル利用率RUが、零を超えて通常動作時のチャネル利用率RU未満となる。
[0336]
 アクティブクランプ動作時のチャネル利用率RUは、50%である。また、アクティブクランプ動作時の特性チャネル割合RCは、25%である。これにより、アクティブクランプ耐量Eacは、図13のグラフにおいて第4プロット点P4で示されたアクティブクランプ耐量Eacに近づく。
[0337]
 第1制御例では、アクティブクランプ動作時において第2Half-ON制御が適用された例について説明した。しかし、アクティブクランプ動作時において第1Half-ON制御が適用されてもよい。
[0338]
 図15Aは、図1に示す半導体装置1の第2制御例に係る通常動作を説明するための断面斜視図である。図15Bは、図1に示す半導体装置1の第2制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図15Aおよび図15Bでは、説明の便宜上、第1主面3の上の構造を省略し、ゲート制御配線17を簡略化している。
[0339]
 図15Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力され、第3ゲート制御配線17Cにオフ信号Voffが入力される。
[0340]
 第1オン信号Von1、第2オン信号Von2およびオフ信号Voffは、コントロールIC10からそれぞれ入力される。第1オン信号Von1および第2オン信号Von2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1および第2オン信号Von2は、それぞれ等しい電圧を有していてもよい。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。
[0341]
 この場合、第1開口側電極87および第2開口側電極107がそれぞれオン状態になり、第1底側電極86および第2底側電極106がそれぞれオフ状態になる。つまり、第1開口側電極87および第2開口側電極107がゲート電極として機能する一方で、第1底側電極86および第2底側電極106がフィールド電極として機能する。
[0342]
 これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図15Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
[0343]
 その結果、第1MISFET56および第2MISFET57の双方が駆動される(Full-ON制御)。通常動作時のチャネル利用率RUは、100%である。通常動作時の特性チャネル割合RCは、50%である。これにより、面積抵抗率Ron・Aは、図13のグラフにおいて第2プロット点P2で示された面積抵抗率Ron・Aに近づく。
[0344]
 一方、図15Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aに第1オフ信号Voff1が入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力され、第3ゲート制御配線17Cに第2オフ信号Voff2が入力される。
[0345]
 第1オフ信号Voff1、クランプオン信号VConおよび第2オフ信号Voff2は、コントロールIC10からそれぞれ入力される。第1オフ信号Voff1は、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。クランプオン信号VConは、ゲート閾値電圧Vth以上の電圧を有している。クランプオン信号VConは、通常動作時の電圧以下または未満の電圧を有していてもよい。第2オフ信号Voff2は、ゲート閾値電圧Vth未満の電圧値(たとえば基準電圧)を有している。
[0346]
 この場合、第1開口側電極87、第1底側電極86および第2底側電極106がそれぞれオフ状態となり、第2開口側電極107がオン状態になる。これにより、第1チャネル領域91がオフ状態に制御されると共に第2チャネル領域111がオン状態に制御される。図15Bでは、オフ状態の第1チャネル領域91が塗りつぶしハッチングによって示され、オン状態の第2チャネル領域111がドット状のハッチングによって示されている。
[0347]
 その結果、第1MISFET56がオフ状態に制御される一方で、第2MISFET57がオン状態に制御される(第2Half-ON制御)。これにより、アクティブクランプ動作時のチャネル利用率RUが、零を超えて通常動作時のチャネル利用率RU未満となる。
[0348]
 アクティブクランプ動作時のチャネル利用率RUは、50%である。また、アクティブクランプ動作時の特性チャネル割合RCは、25%である。これにより、アクティブクランプ耐量Eacは、図13のグラフにおいて第4プロット点P4で示されたアクティブクランプ耐量Eacに近づく。
[0349]
 第2制御例では、アクティブクランプ動作時において第2Half-ON制御が適用された例について説明した。しかし、アクティブクランプ動作時において第1Half-ON制御が適用されてもよい。
[0350]
 以上、半導体装置1は、半導体層2に形成されたIPD(Intelligent Power Device)を含む。IPDは、パワーMISFET9、および、パワーMISFET9を制御するコントロールIC10を含む。パワーMISFET9は、具体的には、第1MISFET56および第2MISFET57を含む。コントロールIC10は、第1MISFET56および第2MISFET57を個別に制御する。
[0351]
 コントロールIC10は、具体的には、通常動作時に第1MISFET56および第2MISFET57をオン状態に制御し、アクティブクランプ動作時に第1MISFET56をオフ状態に制御すると共に第2MISFET57をオン状態に制御する。
[0352]
 したがって、通常動作時には、第1MISFET56および第2MISFET57を利用して電流を流すことができる。これにより、面積抵抗率Ron・A(オン抵抗)の低減を図ることができる。
[0353]
 一方、アクティブクランプ動作時には、第1MISFET56を停止させた状態で第2MISFET57を利用して電流を流すことができるから、第2MISFET57によって逆起電力を消費(吸収)できる。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Eacの向上を図ることができる。
[0354]
 半導体装置1は、具体的には、第1FET構造58を含む第1MISFET56、および、第2FET構造68を含む第2MISFET57を有している。第1FET構造58は、第1トレンチゲート構造60および第1チャネル領域91を含む。第2FET構造68は、第2トレンチゲート構造70および第2チャネル領域111を含む。
[0355]
 この場合、コントロールIC10は、通常動作時およびアクティブクランプ動作時の間で異なる特性チャネル割合RC(チャネルの面積)が適用されるように、第1MISFET56および第2MISFET57を制御する。コントロールIC10は、具体的には、アクティブクランプ動作時のチャネル利用率RUが、零を超えて通常動作時のチャネル利用率RU未満となるように第1MISFET56および第2MISFET57を制御する。
[0356]
 したがって、通常動作時には、特性チャネル割合RCが相対的に増加する。これにより、電流経路が相対的に増加するから、面積抵抗率Ron・A(オン抵抗)の低減を図ることができる。一方、アクティブクランプ動作時には、特性チャネル割合RCが相対的に減少する。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Eacの向上を図ることができる。
[0357]
 よって、図13に示されるトレードオフの関係から切り離して、優れた面積抵抗率Ron・Aおよび優れたアクティブクランプ耐量Eacの両立を図ることができる半導体装置1を提供できる。
[0358]
 図16は、図7に対応する領域の断面斜視図であって、本発明の第2実施形態に係る半導体装置151を示す斜視図である。以下では、半導体装置1に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
[0359]
 半導体装置1では、1個の第1FET構造58および1個の第2FET構造68が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されている。これに対して、半導体装置151では、複数(この形態では2個)の第1FET構造58の群および複数(この形態では2個)の第2FET構造68の群が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されている。
[0360]
 また、半導体装置1では、第2チャネル割合R2(第2チャネル面積S2)が、第1チャネル割合R1(第1チャネル面積S1)と等しい。これに対して、半導体装置151では、第2チャネル割合R2が、第1チャネル割合R1とは異なっている(R1≠R2)。第2チャネル割合R2は、具体的には、第1チャネル割合R1未満(R2<R1)である。以下、半導体装置151の構造について具体的に説明する。
[0361]
 図16を参照して、複数のセル領域75は、この形態では、互いに隣り合う2個の第1FET構造58の間の領域、互いに隣り合う1個の第1FET構造58および1個の第2FET構造68の間の領域、ならびに、互いに隣り合う2個の第2FET構造68の間の領域にそれぞれ区画されている。
[0362]
 複数のセル領域75には、この形態では、互いに異なる値を有する3種の総チャネル割合RTが適用されている。3種の総チャネル割合RTは、第1総チャネル割合RT1、第2総チャネル割合RT2および第3総チャネル割合RT3を含む。
[0363]
 第1総チャネル割合RT1は、互いに隣り合う2個の第1FET構造58の間の領域に適用されている。互いに隣り合う2個の第1FET構造58の間の領域には、その構造上、第2チャネル領域111は形成されない。
[0364]
 第1総チャネル割合RT1は、互いに隣り合う2個の第1FET構造58の第1チャネル割合R1の合計値である。第1総チャネル割合RT1は、一例として60%以上80%以下に調整されていてもよい。第1総チャネル割合RT1は、この形態では、75%に調整されている。第1総チャネル割合RT1において、一方側の第1チャネル割合R1および他方側の第1チャネル割合R1は、それぞれ37.5%である。
[0365]
 第2総チャネル割合RT2は、互いに隣り合う1個の第1FET構造58および1個の第2FET構造68の間の領域に適用されている。互いに隣り合う1個の第1FET構造58および1個の第2FET構造68の間の領域には、その構造上、第1チャネル領域91および第2チャネル領域111が形成される。
[0366]
 第2総チャネル割合RT2は、第1チャネル割合R1および第2チャネル割合R2の合計値である。第2総チャネル割合RT2は、一例として40%を超えて60%未満に調整されていてもよい。第2総チャネル割合RT2は、この形態では、50%に調整されている。第2総チャネル割合RT2において、第1チャネル割合R1は25%であり、第2チャネル割合R2は25%である。
[0367]
 第3総チャネル割合RT3は、互いに隣り合う2個の第2FET構造68の間の領域に適用されている。互いに隣り合う2個の第2FET構造68の間の領域には、その構造上、第1チャネル領域91は形成されない。
[0368]
 第3総チャネル割合RT3は、互いに隣り合う2個の第2FET構造68の第2チャネル割合R2の合計値である。第3総チャネル割合RT3は、一例として20%以上40%以下に調整されていてもよい。第3総チャネル割合RT3は、この形態では、25%に調整されている。第3総チャネル割合RT3において、一方側の第2チャネル割合R2および他方側の第2チャネル割合R2は、それぞれ12.5%である。
[0369]
 第1チャネル領域91は、全チャネルのうちの50%(1/2)を超える割合を占めている。この形態では、第1チャネル領域91は全チャネルのうちの62.5%を占め、第2チャネル領域111は全チャネルのうちの37.5%を占めている。つまり、第2チャネル割合R2は、第1チャネル割合R1未満(R2<R1)である。平均チャネル割合RAVは、この形態では、50%である。半導体装置151における他の構造は、半導体装置1と同様である。この形態では、以下に説明される制御が実施される。
[0370]
 図17Aは、図1に示す半導体装置151の第1制御例に係る通常動作を説明するための断面斜視図である。図17Bは、図1に示す半導体装置151の第1制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図17Aおよび図17Bでは、説明の便宜上、第1主面3の上の構造を省略し、ゲート制御配線17を簡略化している。
[0371]
 図17Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力され、第3ゲート制御配線17Cに第3オン信号Von3が入力される。
[0372]
 第1オン信号Von1、第2オン信号Von2および第3オン信号Von3は、コントロールIC10からそれぞれ入力される。第1オン信号Von1、第2オン信号Von2および第3オン信号Von3は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1、第2オン信号Von2および第3オン信号Von3は、それぞれ等しい電圧を有していてもよい。
[0373]
 この場合、第1開口側電極87、第2開口側電極107、第1底側電極86および第2底側電極106がそれぞれオン状態になる。つまり、第1開口側電極87、第2開口側電極107、第1底側電極86および第2底側電極106は、ゲート電極としてそれぞれ機能する。
[0374]
 これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図17Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
[0375]
 その結果、第1MISFET56および第2MISFET57の双方が駆動される(Full-ON制御)。通常動作時のチャネル利用率RUは、100%である。通常動作時の特性チャネル割合RCは、50%である。これにより、面積抵抗率Ron・Aは、図13のグラフにおいて第2プロット点P2で示された面積抵抗率Ron・Aに近づく。
[0376]
 一方、図17Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aにオフ信号Voffが入力され、第2ゲート制御配線17Bに第1クランプオン信号VCon1が入力され、第3ゲート制御配線17Cに第2クランプオン信号VCon2が入力される。
[0377]
 オフ信号Voff、第1クランプオン信号VCon1および第2クランプオン信号VCon2は、コントロールIC10からそれぞれ入力される。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。第1クランプオン信号VCon1および第2クランプオン信号VCon2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1クランプオン信号VCon1および第2クランプオン信号VCon2は、それぞれ等しい電圧を有していてもよい。第1クランプオン信号VCon1および第2クランプオン信号VCon2は、通常動作時の電圧以下または未満の電圧をそれぞれ有していてもよい。
[0378]
 この場合、第1開口側電極87がオフ状態となり、第2開口側電極107、第1底側電極86および第2底側電極106がそれぞれオン状態になる。これにより、第1チャネル領域91がオフ状態に制御されると共に第2チャネル領域111がオン状態に制御される。図17Bでは、オフ状態の第1チャネル領域91が塗りつぶしハッチングによって示され、オン状態の第2チャネル領域111がドット状のハッチングによって示されている。
[0379]
 その結果、第1MISFET56がオフ状態に制御される一方で、第2MISFET57がオン状態に制御される(第2Half-ON制御)。これにより、アクティブクランプ動作時のチャネル利用率RUが、零を超えて通常動作時のチャネル利用率RU未満になる。アクティブクランプ動作時のチャネル利用率RUは、具体的には、第2チャネル割合R2を超える第1チャネル割合R1(R2<R1)を有する第1チャネル領域91がオフ状態に制御されるため、通常動作時のチャネル利用率RUの1/2未満になる。
[0380]
 アクティブクランプ動作時のチャネル利用率RUは、37.5%である。また、アクティブクランプ動作時の特性チャネル割合RCは、18.75%である。これにより、アクティブクランプ耐量Eacは、図13のグラフにおいて第4プロット点P4で示されたアクティブクランプ耐量Eacに近づくか、または、当該アクティブクランプ耐量Eacを超える。
[0381]
 図18Aは、図16に示す半導体装置151の第2制御例に係る通常動作を説明するための断面斜視図である。図18Bは、図16に示す半導体装置151の第2制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図18Aおよび図18Bでは、説明の便宜上、第1主面3の上の構造を省略し、ゲート制御配線17を簡略化している。
[0382]
 図18Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力され、第3ゲート制御配線17Cにオフ信号Voffが入力される。
[0383]
 第1オン信号Von1、第2オン信号Von2およびオフ信号Voffは、コントロールIC10からそれぞれ入力される。第1オン信号Von1および第2オン信号Von2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1および第2オン信号Von2は、それぞれ等しい電圧を有していてもよい。オフ信号Voffは、基準電圧であってもよい。
[0384]
 この場合、第1開口側電極87および第2開口側電極107がそれぞれオン状態になり、第1底側電極86および第2底側電極106がそれぞれオフ状態になる。つまり、第1開口側電極87および第2開口側電極107がゲート電極として機能する一方で、第1底側電極86および第2底側電極106がフィールド電極として機能する。
[0385]
 これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図18Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
[0386]
 その結果、第1MISFET56および第2MISFET57の双方が駆動される(Full-ON制御)。通常動作時のチャネル利用率RUは、100%である。通常動作時の特性チャネル割合RCは、50%である。これにより、面積抵抗率Ron・Aは、図13のグラフにおいて第2プロット点P2で示された面積抵抗率Ron・Aに近づく。
[0387]
 一方、図18Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aに第1オフ信号Voff1が入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力され、第3ゲート制御配線17Cに第2オフ信号Voff2が入力される。
[0388]
 第1オフ信号Voff1、クランプオン信号VConおよび第2オフ信号Voff2は、コントロールIC10からそれぞれ入力される。第1オフ信号Voff1は、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。クランプオン信号VConは、ゲート閾値電圧Vth以上の電圧を有している。クランプオン信号VConは、通常動作時の電圧以下または未満の電圧を有していてもよい。第2オフ信号Voff2は、基準電圧であってもよい。
[0389]
 この場合、第1開口側電極87、第1底側電極86および第2底側電極106がそれぞれオフ状態となり、第2開口側電極107がオン状態になる。これにより、第1チャネル領域91がオフ状態に制御されると共に第2チャネル領域111がオン状態に制御される。図18Bでは、オフ状態の第1チャネル領域91が塗りつぶしハッチングによって示され、オン状態の第2チャネル領域111がドット状のハッチングによって示されている。
[0390]
 その結果、第1MISFET56がオフ状態に制御される一方で、第2MISFET57がオン状態に制御される(第2Half-ON制御)。これにより、アクティブクランプ動作時のチャネル利用率RUが、零を超えて通常動作時のチャネル利用率RU未満になる。アクティブクランプ動作時のチャネル利用率RUは、具体的には、第2チャネル割合R2を超える第1チャネル割合R1(R2<R1)を有する第1チャネル領域91がオフ状態に制御されるため、通常動作時のチャネル利用率RUの1/2未満になる。
[0391]
 アクティブクランプ動作時のチャネル利用率RUは、37.5%である。また、アクティブクランプ動作時の特性チャネル割合RCは、18.75%である。これにより、アクティブクランプ耐量Eacは、図13のグラフにおいて第4プロット点P4で示されたアクティブクランプ耐量Eacに近づくか、または、当該アクティブクランプ耐量Eacを超える。
[0392]
 図19Aは、図16に示す半導体装置151の第3制御例に係る通常動作を説明するための断面斜視図である。図19Bは、図16に示す半導体装置151の第3制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図19Aおよび図19Bでは、説明の便宜上、第1主面3の上の構造を省略し、ゲート制御配線17を簡略化している。
[0393]
 図19Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aにオン信号Vonが入力され、第2ゲート制御配線17Bに第1オフ信号Voff1が入力され、第3ゲート制御配線17Cに第2オフ信号Voff2が入力される。
[0394]
 オン信号Von、第1オフ信号Voff1および第2オフ信号Voff2は、コントロールIC10からそれぞれ入力される。オン信号Vonは、ゲート閾値電圧Vth以上の電圧を有している。第1オフ信号Voff1および第2オフ信号Voff2は、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)をそれぞれ有していてもよい。
[0395]
 この場合、第1開口側電極87がオン状態になり、第1底側電極86、第2底側電極106および第2開口側電極107がそれぞれオフ状態になる。つまり、第1開口側電極87がゲート電極として機能する一方で、第1底側電極86および第2底側電極106がフィールド電極として機能する。
[0396]
 これにより、第1チャネル領域91がオン状態に制御されると共に第2チャネル領域111がオフ状態に制御される。図19Aでは、オン状態の第1チャネル領域91がドット状のハッチングによって示され、オフ状態の第2チャネル領域111が塗りつぶしハッチングによって示されている。
[0397]
 その結果、第1MISFET56がオン状態に制御される一方で、第2MISFET57がオフ状態に制御される(第1Half-ON制御)。これにより、通常動作時の特性チャネル割合RCは、第1チャネル割合R1未満の第2チャネル割合R2(R2<R1)を有する第2チャネル領域111がオフ状態に制御されるから、平均チャネル割合RAV未満になる。
[0398]
 通常動作時のチャネル利用率RUは、62.5%である。また、通常動作時の特性チャネル割合RCは、31.25%である。これにより、面積抵抗率Ron・Aは、図13のグラフにおいて第3プロット点P3で示された面積抵抗率Ron・Aに近づく。
[0399]
 一方、図19Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aに第1オフ信号Voff1が入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力され、第3ゲート制御配線17Cに第2オフ信号Voff2が入力される。
[0400]
 第1オフ信号Voff1、クランプオン信号VConおよび第2オフ信号Voff2は、コントロールIC10からそれぞれ入力される。第1オフ信号Voff1は、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。クランプオン信号VConは、ゲート閾値電圧Vth以上の電圧を有している。クランプオン信号VConは、通常動作時の電圧以下または未満の電圧を有していてもよい。第2オフ信号Voff2は、基準電圧であってもよい。
[0401]
 この場合、第2開口側電極107がオン状態になり、第1底側電極86、第1開口側電極87および第2底側電極106がそれぞれオフ状態になる。つまり、第2開口側電極107がゲート電極として機能する一方で、第1底側電極86および第2底側電極106がフィールド電極として機能する。
[0402]
 これにより、第1チャネル領域91がオフ状態に制御されると共に第2チャネル領域111がオン状態に制御される。図19Bでは、オフ状態の第1チャネル領域91が塗りつぶしハッチングによって示され、オン状態の第2チャネル領域111がドット状のハッチングによって示されている。
[0403]
 その結果、第1MISFET56がオフ状態に制御される一方で、第2MISFET57がオン状態に制御される(第2Half-ON制御)。これにより、アクティブクランプ動作時のチャネル利用率RUは、第2チャネル割合R2を超える第1チャネル割合R1(R2<R1)を有する第1チャネル領域91がオフ状態に制御されるから、零を超えて通常動作時のチャネル利用率RU未満となる。
[0404]
 アクティブクランプ動作時のチャネル利用率RUは、37.5%である。また、アクティブクランプ動作時の特性チャネル割合RCは、18.75%である。これにより、アクティブクランプ耐量Eacは、図13のグラフにおいて第2プロット点P2で示されたアクティブクランプ耐量Eacに近づくか、または、当該アクティブクランプ耐量Eacを超える。
[0405]
 第3制御例では、通常動作時およびアクティブクランプ動作時において、第3ゲート制御配線17Cにオフ信号Voffが入力されている。しかし、通常動作時およびアクティブクランプ動作時において、第3ゲート制御配線17Cにオン信号Vonが入力されてもよい。
[0406]
 以上、半導体装置151によっても半導体装置1に対して述べた効果と同様の効果を奏することができる。とりわけ、半導体装置151によれば、第2チャネル割合R2が、第1チャネル割合R1とは異なっている(R1≠R2)。第2チャネル割合R2は、具体的には、第1チャネル割合R1未満である(R1>R2)。
[0407]
 コントロールIC10は、このような構造において、アクティブクランプ動作時におけるチャネル利用率RUが、零を超えて通常動作時におけるチャネル利用率RU未満となるように第1MISFET56および第2MISFET57を制御する。コントロールIC10は、具体的には、アクティブクランプ動作時において第1チャネル領域91をオフ状態に制御し、第2チャネル領域111をオン状態に制御する。これにより、アクティブクランプ耐量Eacの向上効果を高めることができる。
[0408]
 また、半導体装置151によれば、第3制御例で示されたように、通常動作時に第1Half-ON制御を適用し、アクティブクランプ動作時に第2Half-ON制御を適用できる。また、半導体装置151によれば、通常動作時に第2Half-ON制御を適用し、アクティブクランプ動作時に第1Half-ON制御を適用することもできる。
[0409]
 したがって、半導体装置151によれば、制御法を変更するだけで、同一の平均チャネル割合RAVを有していながら、種々の面積抵抗率Ron・Aおよびアクティブクランプ耐量Eacを実現できる。
[0410]
 また、半導体装置151では、複数(この形態では2個)の第1FET構造58の群および複数(この形態では2個)の第2FET構造68の群が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されている。
[0411]
 複数の第1FET構造58が互いに隣り合う構造では、互いに隣り合う複数の第1FET構造58の間の領域において第2チャネル領域111に接続させることなく第1チャネル領域91を形成できる。したがって、第1チャネル領域91を適切に形成できるから、第1チャネル割合R1を適切に調整できる。
[0412]
 同様に、複数の第2FET構造68が互いに隣り合う構造では、互いに隣り合う複数の第2FET構造68の間の領域において第1チャネル領域91に接続させることなく第2チャネル領域111を形成できる。したがって、第2チャネル領域111を適切に形成できるから、第2チャネル割合R2を適切に調整できる。これにより、平均チャネル割合RAVおよび特性チャネル割合RCを適切に調整できる。
[0413]
 図20は、本発明の第3実施形態に係る半導体装置161を1つの方向から見た斜視図である。図21は、図20に示す領域XXIの断面斜視図である。図22は、図21からソース電極12およびゲート制御配線17を取り除いた断面斜視図である。図23は、図22から層間絶縁層142を取り除いた断面斜視図である。以下では、半導体装置1に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
[0414]
 半導体装置1では、ゲート制御配線17が、第1ゲート制御配線17A、第2ゲート制御配線17Bおよび第3ゲート制御配線17Cを含む。これに対して、半導体装置161では、ゲート制御配線17は、第3ゲート制御配線17Cを有さず、第1ゲート制御配線17Aおよび第2ゲート制御配線17Bだけを含む。
[0415]
 また、半導体装置1では、第2底側電極106が、第1底側電極86に電気的に接続されている。これに対して、半導体装置161では、第2底側電極106が第1底側電極86から電気的に絶縁されている。
[0416]
 半導体装置161は、具体的には、第1トレンチゲート構造60および第2トレンチゲート構造70を互いに電気的に絶縁させる態様で、第1トレンチゲート構造60および第2トレンチゲート構造70にそれぞれ接続された複数のトレンチコンタクト構造120を含む。
[0417]
 第1FET構造58の他端部および第2FET構造68の他端部側の領域の構造は、第1FET構造58の一端部および第2FET構造68の一端部側の領域の構造と同様である。以下では、第1FET構造58の一端部および第2FET構造68の一端部側の領域の構造を例にとって説明し、第1FET構造58の他端部および第2FET構造68の他端部側の領域の構造についての説明は省略する。
[0418]
 図20~図23を参照して、複数のトレンチコンタクト構造120は、複数の第1トレンチコンタクト構造162および複数の第2トレンチコンタクト構造163を含む。複数の第1トレンチコンタクト構造162は、複数の第2トレンチゲート構造70から間隔を空けて、対応する複数の第1トレンチゲート構造60の一端部にそれぞれ接続されている。第1トレンチコンタクト構造162は、この形態では、対応する第1トレンチゲート構造60に対して1対1対応の関係で接続されている。
[0419]
 複数の第2トレンチコンタクト構造163は、複数の第1トレンチゲート構造60から間隔を空けて、対応する複数の第2トレンチゲート構造70の一端部にそれぞれ接続されている。第2トレンチコンタクト構造163は、この形態では、対応する第2トレンチゲート構造70に対して1対1対応の関係で接続されている。
[0420]
 各第1トレンチコンタクト構造162は、第1コンタクトトレンチ164、第1コンタクト絶縁層165および第1コンタクト電極166を含む。第1コンタクトトレンチ164、第1コンタクト絶縁層165および第1コンタクト電極166は、前述のコンタクトトレンチ131、コンタクト絶縁層132およびコンタクト電極133にそれぞれ対応している。
[0421]
 第1コンタクトトレンチ164は、第1ゲートトレンチ81の一端部に連通している。第1方向Xに関して、第1コンタクトトレンチ164の幅WTC1は、第1ゲートトレンチ81の第1幅WT1に等しい(WTC1=WT1)。第1コンタクトトレンチ164は、第1ゲートトレンチ81との間で第2方向Yに沿って延びる1つのトレンチを形成している。
[0422]
 第1コンタクト絶縁層165は、第1ゲートトレンチ81および第1コンタクトトレンチ164の間の連通部において第1絶縁層82と一体を成している。第1コンタクト絶縁層165は、具体的には、第1ゲートトレンチ81内に引き出された引き出し絶縁層165Aを含む。引き出し絶縁層165Aは、前述の引き出し絶縁層132Aに対応している。つまり、第1コンタクト絶縁層165は、連通部を横切って第1ゲートトレンチ81内において第1底側絶縁層84および第1開口側絶縁層85と一体を成している。
[0423]
 第1コンタクト電極166は、第1ゲートトレンチ81および第1コンタクトトレンチ164の間の連通部において第1底側電極86と一体を成している。第1コンタクト電極166は、具体的には、第1ゲートトレンチ81内に引き出された引き出し電極166Aを含む。引き出し電極166Aは、前述の引き出し電極133Aに対応している。
[0424]
 つまり、第1コンタクト電極166は、連通部を横切って第1ゲートトレンチ81内において第1底側電極86に電気的に接続されている。第1ゲートトレンチ81内において第1コンタクト電極166および第1開口側電極87の間には、第1中間絶縁層88が介在している。
[0425]
 各第2トレンチコンタクト構造163は、第2コンタクトトレンチ167、第2コンタクト絶縁層168および第2コンタクト電極169を含む。第2コンタクトトレンチ167、第2コンタクト絶縁層168および第2コンタクト電極169は、前述のコンタクトトレンチ131、コンタクト絶縁層132およびコンタクト電極133にそれぞれ対応している。
[0426]
 第2コンタクトトレンチ167は、第2ゲートトレンチ101の一端部に連通している。第1方向Xに関して、第2コンタクトトレンチ167の幅WTC2は、第2ゲートトレンチ101の第2幅WT2に等しい(WTC2=WT2)。第2コンタクトトレンチ167は、第2ゲートトレンチ101との間で第2方向Yに沿って延びる1つのトレンチを形成している。
[0427]
 第2コンタクト絶縁層168は、第2ゲートトレンチ101および第2コンタクトトレンチ167の間の連通部において第2絶縁層102と一体を成している。第2コンタクト絶縁層168は、具体的には、第2ゲートトレンチ101内に引き出された引き出し絶縁層168Aを含む。引き出し絶縁層168Aは、前述の引き出し絶縁層132Aに対応している。つまり、第2コンタクト絶縁層168は、連通部を横切って第2ゲートトレンチ101内において第2底側絶縁層104および第2開口側絶縁層105と一体を成している。
[0428]
 第2コンタクト電極169は、第2ゲートトレンチ101および第2コンタクトトレンチ167の間の連通部において第2底側電極106と一体を成している。第2コンタクト電極169は、具体的には、第2ゲートトレンチ101内に引き出された引き出し電極169Aを含む。引き出し電極169Aは、前述の引き出し電極133Aに対応している。
[0429]
 つまり、第2コンタクト電極169は、連通部を横切って第2ゲートトレンチ101内において第2底側電極106に電気的に接続されている。第2ゲートトレンチ101内において第2コンタクト電極169および第2開口側電極107の間には、第2中間絶縁層108が介在している。
[0430]
 第2コンタクト電極169は、第1コンタクト電極166から電気的に絶縁されている。これにより、第2底側電極106は、第1底側電極86から電気的に絶縁されている。つまり、第1底側電極86および第2底側電極106は、互いに独立して制御可能に構成されている。
[0431]
 複数の第3プラグ電極145は、この形態では、複数の第3プラグ電極145Aおよび複数の第3プラグ電極145Bを含む。複数の第3プラグ電極145Aは、層間絶縁層142において第1トレンチコンタクト構造162の第1コンタクト電極166を被覆する部分にそれぞれ埋め込まれている。複数の第3プラグ電極145Aは、層間絶縁層142を貫通し、第1コンタクト電極166に接続されている。
[0432]
 複数の第3プラグ電極145Bは、層間絶縁層142において第2トレンチコンタクト構造163の第2コンタクト電極169を被覆する部分にそれぞれ埋め込まれている。複数の第3プラグ電極145Bは、層間絶縁層142を貫通し、第2コンタクト電極169に接続されている。
[0433]
 ゲート制御配線17のうちの第1ゲート制御配線17Aは、第1底側電極86および第1開口側電極87に電気的に接続されている。第1ゲート制御配線17Aは、具体的には、層間絶縁層142の上において複数の第1プラグ電極143および複数の第3プラグ電極145Aに電気的に接続されている。第1ゲート制御配線17Aの配線パターンは任意である。
[0434]
 第1ゲート制御配線17Aには、コントロールIC10からのゲート制御信号が入力される。ゲート制御信号は、複数の第1プラグ電極143および複数の第3プラグ電極145Aを介して第1底側電極86および第1開口側電極87に伝達される。
[0435]
 したがって、第1底側電極86および第1開口側電極87は、この形態では、同時に同電圧に制御される。これにより、第1底側電極86および第1開口側電極87の間に電位差が形成されることを適切に抑制できるから、第1中間絶縁層88に対する電界集中を適切に抑制できる。その結果、第1トレンチゲート構造60の耐圧を高めることができる。
[0436]
 ゲート制御配線17のうちの第2ゲート制御配線17Bは、第2底側電極106および第2開口側電極107に電気的に接続されている。第2ゲート制御配線17Bは、具体的には、層間絶縁層142の上において複数の第2プラグ電極144および複数の第3プラグ電極145Bに電気的に接続されている。第2ゲート制御配線17Bの配線パターンは任意である。
[0437]
 第2ゲート制御配線17Bには、コントロールIC10からのゲート制御信号が入力される。ゲート制御信号は、複数の第1プラグ電極143および複数の第3プラグ電極145Bを介して第2底側電極106および第2開口側電極107に伝達される。
[0438]
 したがって、第2底側電極106および第2開口側電極107は、この形態では、同時に同電圧に制御される。これにより、第2底側電極106および第2開口側電極107の間に電位差が形成されることを適切に抑制できるから、第2中間絶縁層108に対する電界集中を適切に抑制できる。その結果、第2トレンチゲート構造70の耐圧を高めることができる。
[0439]
 図24Aは、図23に示す半導体装置161の通常動作を説明するための断面斜視図である。図24Bは、図23に示す半導体装置161のアクティブクランプ動作を説明するための断面斜視図である。図24Aおよび図24Bでは、説明の便宜上、第1主面3の上の構造を省略し、ゲート制御配線17を簡略化している。
[0440]
 図24Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力される。第1オン信号Von1および第2オン信号Von2は、コントロールIC10からそれぞれ入力される。
[0441]
 第1オン信号Von1および第2オン信号Von2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1および第2オン信号Von2は、それぞれ等しい電圧を有していてもよい。
[0442]
 この場合、第1開口側電極87、第2開口側電極107、第1底側電極86および第2底側電極106がそれぞれオン状態になる。つまり、第1開口側電極87、第2開口側電極107、第1底側電極86および第2底側電極106は、ゲート電極としてそれぞれ機能する。
[0443]
 これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図24Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
[0444]
 その結果、第1MISFET56および第2MISFET57の双方が駆動される(Full-ON制御)。通常動作時のチャネル利用率RUは、100%である。通常動作時の特性チャネル割合RCは、50%である。これにより、面積抵抗率Ron・Aは、図13のグラフにおいて第2プロット点P2で示された面積抵抗率Ron・Aに近づく。
[0445]
 一方、図24Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aにオフ信号Voffが入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力される。
[0446]
 オフ信号Voffおよびクランプオン信号VConは、コントロールIC10からそれぞれ入力される。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。クランプオン信号VConは、ゲート閾値電圧Vth以上の電圧を有している。クランプオン信号VConは、通常動作時の電圧以下または未満の電圧を有していてもよい。
[0447]
 この場合、第1底側電極86および第1開口側電極87がそれぞれオフ状態となり、第2底側電極106および第2開口側電極107がそれぞれオン状態になる。これにより、第1チャネル領域91がオフ状態に制御されると共に第2チャネル領域111がオン状態に制御される。図24Bでは、オフ状態の第1チャネル領域91が塗りつぶしハッチングによって示され、オン状態の第2チャネル領域111がドット状のハッチングによって示されている。
[0448]
 その結果、第1MISFET56がオフ状態に制御される一方で、第2MISFET57がオン状態に制御される(第2Half-ON制御)。これにより、アクティブクランプ動作時のチャネル利用率RUが、零を超えて通常動作時のチャネル利用率RU未満になる。
[0449]
 アクティブクランプ動作時のチャネル利用率RUは、50%である。また、アクティブクランプ動作時の特性チャネル割合RCは、25%である。これにより、アクティブクランプ耐量Eacは、図13のグラフにおいて第4プロット点P4で示されたアクティブクランプ耐量Eacに近づく。
[0450]
 この制御例では、アクティブクランプ動作時において第2Half-ON制御が適用された例について説明した。しかし、アクティブクランプ動作時において第1Half-ON制御が適用されてもよい。
[0451]
 以上、半導体装置161によっても半導体装置1に対して述べた効果と同様の効果を奏することができる。とりわけ、半導体装置161によれば、第2底側電極106が第1底側電極86から電気的に絶縁されており、第2開口側電極107が第1開口側電極87から電気的に絶縁されている。
[0452]
 コントロールIC10は、このような構造において、第1MISFET56の第1底側電極86および第1開口側電極87を同時に同電圧に制御する。これにより、通常動作時およびアクティブクランプ動作時において第1底側電極86および第1開口側電極87の間に電位差が形成されることを適切に抑制できる。その結果、第1中間絶縁層88に対する電界集中を適切に抑制できるから、第1トレンチゲート構造60の耐圧を高めることができる。
[0453]
 また、コントロールIC10は、第2MISFET57の第2底側電極106および第2開口側電極107を同時に同電圧に制御する。これにより、通常動作時およびアクティブクランプ動作時において第2底側電極106および第2開口側電極107の間に電位差が形成されることを適切に抑制できる。その結果、第2中間絶縁層108に対する電界集中を適切に抑制できるから、第2トレンチゲート構造70の耐圧を高めることができる。
[0454]
 図25は、図21に対応する領域の断面斜視図であって、本発明の第4実施形態に係る半導体装置171を示す断面斜視図である。図26は、図25から半導体層2の上の構造を取り除いた断面斜視図である。以下では、半導体装置161に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
[0455]
 以下では、第1FET構造58の一端部および第2FET構造68の一端部側の領域の構造を例にとって説明し、第1FET構造58の他端部および第2FET構造68の他端部側の領域の構造についての説明は省略する。
[0456]
 半導体装置161では、1個の第1FET構造58および1個の第2FET構造68が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されている。これに対して、半導体装置171では、複数(この形態では2個)の第1FET構造58の群および複数(この形態では2個)の第2FET構造68の群が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されている。
[0457]
 また、半導体装置161では、複数の第1トレンチコンタクト構造162が1対1対応の関係で対応する第1トレンチゲート構造60に接続されている。これに対して、半導体装置171では、複数の第1トレンチコンタクト構造162が、互いに隣り合う複数(この形態では2個)の第1トレンチゲート構造60の群にそれぞれ接続されている。複数の第1トレンチコンタクト構造162は、平面視においてアーチ状に形成されている。
[0458]
 また、半導体装置161では、複数の第2トレンチコンタクト構造163が1対1対応の関係で対応する第2トレンチゲート構造70に接続されている。これに対して、半導体装置171では、複数の第2トレンチコンタクト構造163が、互いに隣り合う複数(この形態では2個)の第2トレンチゲート構造70の群にそれぞれ接続されている。複数の第2トレンチコンタクト構造163は、平面視においてアーチ状に形成されている。以下、半導体装置171の構造について具体的に説明する。
[0459]
 図25および図26を参照して、複数のセル領域75は、この形態では、互いに隣り合う2個の第1FET構造58の間の領域、互いに隣り合う1個の第1FET構造58および1個の第2FET構造68の間の領域、ならびに、互いに隣り合う2個の第2FET構造68の間の領域にそれぞれ区画されている。
[0460]
 複数のセル領域75には、この形態では、3種の総チャネル割合RTが適用されている。3種の総チャネル割合RTは、第1総チャネル割合RT1、第2総チャネル割合RT2および第3総チャネル割合RT3を含む。
[0461]
 第1総チャネル割合RT1は、互いに隣り合う2個の第1FET構造58の間の領域に適用されている。互いに隣り合う2個の第1FET構造58の間の領域には、その構造上、第2チャネル領域111は形成されない。
[0462]
 第1総チャネル割合RT1は、互いに隣り合う2個の第1FET構造58の第1チャネル割合R1の合計値である。第1総チャネル割合RT1は、0%以上100%以下(好ましくは0%を超えて100%未満)に調整されていてもよい。第1総チャネル割合RT1は、この形態では、50%に調整されている。第1総チャネル割合RT1において、一方側の第1チャネル割合R1および他方側の第1チャネル割合R1は、それぞれ25%である。
[0463]
 第2総チャネル割合RT2は、互いに隣り合う1個の第1FET構造58および1個の第2FET構造68の間の領域に適用されている。互いに隣り合う1個の第1FET構造58および1個の第2FET構造68の間の領域には、その構造上、第1チャネル領域91および第2チャネル領域111が形成される。
[0464]
 第2総チャネル割合RT2は、第1チャネル割合R1および第2チャネル割合R2の合計値である。第2総チャネル割合RT2は、0%以上100%以下(好ましくは0%を超えて100%未満)に調整されていてもよい。第2総チャネル割合RT2は、この形態では、50%に調整されている。第2総チャネル割合RT2において、第1チャネル割合R1は25%であり、第2チャネル割合R2は25%である。
[0465]
 第3総チャネル割合RT3は、互いに隣り合う2個の第2FET構造68の間の領域に適用されている。互いに隣り合う2個の第2FET構造68の間の領域には、その構造上、第1チャネル領域91は形成されない。
[0466]
 第3総チャネル割合RT3は、互いに隣り合う2個の第2FET構造68の第2チャネル割合R2の合計値である。第3総チャネル割合RT3は、0%以上100%以下(好ましくは0%を超えて100%未満)に調整されていてもよい。第3総チャネル割合RT3は、この形態では、50%に調整されている。第3総チャネル割合RT3において、一方側の第2チャネル割合R2および他方側の第2チャネル割合R2は、それぞれ25%である。
[0467]
 第1チャネル領域91は全チャネルのうちの1/2(50%)を占め、第2チャネル領域111は全チャネルのうちの1/2(50%)を占めている。平均チャネル割合RAVは、この形態では、50%である。
[0468]
 各第1トレンチコンタクト構造162において第1コンタクトトレンチ164は、互いに隣り合う複数の第1ゲートトレンチ81の一端部に連通している。第1コンタクト絶縁層165は、各第1ゲートトレンチ81および第1コンタクトトレンチ164の間の連通部において第1絶縁層82と一体を成している。
[0469]
 第1コンタクト絶縁層165は、具体的には、各第1ゲートトレンチ81内に引き出された引き出し絶縁層165Aを含み、連通部を横切って各第1ゲートトレンチ81内において第1底側絶縁層84および第1開口側絶縁層85と一体を成している。
[0470]
 第1コンタクト電極166は、各第1ゲートトレンチ81および第1コンタクトトレンチ164の間の連通部において第1底側電極86と一体を成している。第1コンタクト電極166は、具体的には、各第1ゲートトレンチ81内に引き出された引き出し電極166Aを含み、連通部を横切って各第1ゲートトレンチ81内において第1底側電極86に電気的に接続されている。各第1ゲートトレンチ81内において第1コンタクト電極166および第1開口側電極87の間には、第1中間絶縁層88が介在している。
[0471]
 各第2トレンチゲート構造70において第2コンタクトトレンチ167は、互いに隣り合う複数の第2ゲートトレンチ101の一端部に連通している。第2コンタクト絶縁層168は、各第2ゲートトレンチ101および第2コンタクトトレンチ167の間の連通部において第2絶縁層102と一体を成している。
[0472]
 第2コンタクト絶縁層168は、具体的には、各第2ゲートトレンチ101内に引き出された引き出し絶縁層168Aを含み、連通部を横切って各第2ゲートトレンチ101内において第2底側絶縁層104および第2開口側絶縁層105と一体を成している。
[0473]
 第2コンタクト電極169は、各第2ゲートトレンチ101および第2コンタクトトレンチ167の間の連通部において第2底側電極106と一体を成している。第2コンタクト電極169は、具体的には、各第2ゲートトレンチ101内に引き出された引き出し電極169Aを含み、連通部を横切って各第2ゲートトレンチ101内において第2底側電極106に電気的に接続されている。各第2ゲートトレンチ101内において第2コンタクト電極169および第2開口側電極107の間には、第2中間絶縁層108が介在している。
[0474]
 図27Aは、図25に示す半導体装置171の通常動作を説明するための断面斜視図である。図27Bは、図25に示す半導体装置171のアクティブクランプ動作を説明するための断面斜視図である。図27Aおよび図27Bでは、説明の便宜上、第1主面3の上の構造を省略し、ゲート制御配線17を簡略化している。
[0475]
 図27Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力される。第1オン信号Von1および第2オン信号Von2は、コントロールIC10からそれぞれ入力される。
[0476]
 第1オン信号Von1および第2オン信号Von2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1および第2オン信号Von2は、それぞれ等しい電圧を有していてもよい。
[0477]
 この場合、第1開口側電極87、第2開口側電極107、第1底側電極86および第2底側電極106がそれぞれオン状態になる。つまり、第1開口側電極87、第2開口側電極107、第1底側電極86および第2底側電極106は、ゲート電極としてそれぞれ機能する。
[0478]
 これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図27Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
[0479]
 その結果、第1MISFET56および第2MISFET57の双方が駆動される(Full-ON制御)。通常動作時のチャネル利用率RUは、100%である。通常動作時の特性チャネル割合RCは、50%である。これにより、面積抵抗率Ron・Aは、図13のグラフにおいて第2プロット点P2で示された面積抵抗率Ron・Aに近づく。
[0480]
 一方、図27Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aにオフ信号Voffが入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力される。
[0481]
 オフ信号Voffおよびクランプオン信号VConは、コントロールIC10からそれぞれ入力される。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)である。クランプオン信号VConは、ゲート閾値電圧Vth以上の電圧を有している。クランプオン信号VConは、通常動作時の電圧以下または未満の電圧を有していてもよい。
[0482]
 この場合、第1底側電極86および第1開口側電極87がそれぞれオフ状態となり、第2底側電極106および第2開口側電極107がそれぞれオン状態になる。これにより、第1チャネル領域91がオフ状態に制御されると共に第2チャネル領域111がオン状態に制御される。図27Bでは、オフ状態の第1チャネル領域91が塗りつぶしハッチングによって示され、オン状態の第2チャネル領域111がドット状のハッチングによって示されている。
[0483]
 その結果、第1MISFET56がオフ状態に制御される一方で、第2MISFET57がオン状態に制御される(第2Half-ON制御)。これにより、アクティブクランプ動作時のチャネル利用率RUが、零を超えて通常動作時のチャネル利用率RU未満になる。
[0484]
 アクティブクランプ動作時のチャネル利用率RUは、50%である。また、アクティブクランプ動作時の特性チャネル割合RCは、25%である。これにより、アクティブクランプ耐量Eacは、図13のグラフにおいて第4プロット点P4で示されたアクティブクランプ耐量Eacに近づく。
[0485]
 この制御例では、アクティブクランプ動作時において第2Half-ON制御が適用された例について説明した。しかし、アクティブクランプ動作時において第1Half-ON制御が適用されてもよい。
[0486]
 以上、半導体装置171によっても半導体装置161に対して述べた効果と同様の効果を奏することができる。また、半導体装置171では、複数(この形態では2個)の第1FET構造58の群および複数(この形態では2個)の第2FET構造68の群が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されている。
[0487]
 複数の第1FET構造58が互いに隣り合う構造では、互いに隣り合う複数の第1FET構造58の間の領域において第2チャネル領域111に接続させることなく第1チャネル領域91を形成できる。したがって、第1チャネル領域91を適切に形成できるから、第1チャネル割合R1を適切に調整できる。
[0488]
 同様に、複数の第2FET構造68が互いに隣り合う構造では、互いに隣り合う複数の第2FET構造68の間の領域において第1チャネル領域91に接続させることなく第2チャネル領域111を形成できる。したがって、第2チャネル領域111を適切に形成できるから、第2チャネル割合R2を適切に調整できる。これにより、平均チャネル割合RAVおよび特性チャネル割合RCを適切に調整できる。
[0489]
 図28は、図25に対応する領域の断面斜視図であって、本発明の第5実施形態に係る半導体装置181を示す断面斜視図である。以下では、半導体装置171に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
[0490]
 複数のセル領域75には、この形態では、互いに異なる値を有する第1総チャネル割合RT1、第2総チャネル割合RT2および第3総チャネル割合RT3が適用されている。
[0491]
 第1総チャネル割合RT1は、一例として60%以上80%以下に調整されていてもよい。第1総チャネル割合RT1は、この形態では、75%に調整されている。第1総チャネル割合RT1において、一方側の第1チャネル割合R1および他方側の第1チャネル割合R1は、それぞれ37.5%である。
[0492]
 第2総チャネル割合RT2は、一例として40%を超えて60%未満に調整されていてもよい。第2総チャネル割合RT2は、この形態では、50%に調整されている。第2総チャネル割合RT2において、第1チャネル割合R1は25%であり、第2チャネル割合R2は25%である。
[0493]
 第3総チャネル割合RT3は、一例として20%以上40%以下に調整されていてもよい。第3総チャネル割合RT3は、この形態では、25%に調整されている。第3総チャネル割合RT3において、一方側の第2チャネル割合R2および他方側の第2チャネル割合R2は、それぞれ12.5%である。
[0494]
 第1チャネル領域91は、全チャネルのうちの50%(1/2)を超える割合を占めている。この形態では、第1チャネル領域91は全チャネルのうちの62.5%を占め、第2チャネル領域111は全チャネルのうちの37.5%を占めている。つまり、第2チャネル割合R2は、第1チャネル割合R1未満(R2<R1)である。平均チャネル割合RAVは、この形態では、50%である。半導体装置181における他の構造は、半導体装置171と同様である。この形態では、以下に説明される制御が実施される。
[0495]
 図29Aは、図28に示す半導体装置181の第1制御例に係る通常動作を説明するための断面斜視図である。図29Bは、図28に示す半導体装置181の第1制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図29Aおよび図29Bでは、説明の便宜上、第1主面3の上の構造を省略し、ゲート制御配線17を簡略化している。
[0496]
 図29Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力される。第1オン信号Von1および第2オン信号Von2は、コントロールIC10からそれぞれ入力される。
[0497]
 第1オン信号Von1および第2オン信号Von2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1および第2オン信号Von2は、それぞれ等しい電圧を有していてもよい。
[0498]
 この場合、第1開口側電極87、第2開口側電極107、第1底側電極86および第2底側電極106がそれぞれオン状態になる。つまり、第1開口側電極87、第2開口側電極107、第1底側電極86および第2底側電極106は、ゲート電極としてそれぞれ機能する。
[0499]
 これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図29Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
[0500]
 その結果、第1MISFET56および第2MISFET57の双方が駆動される(Full-ON制御)。通常動作時のチャネル利用率RUは、100%である。通常動作時の特性チャネル割合RCは、50%である。これにより、面積抵抗率Ron・Aは、図13のグラフにおいて第2プロット点P2で示された面積抵抗率Ron・Aに近づく。
[0501]
 一方、図29Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aにオフ信号Voffが入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力される。
[0502]
 オフ信号Voffおよびクランプオン信号VConは、コントロールIC10からそれぞれ入力される。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。クランプオン信号VConは、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。クランプオン信号VConは、通常動作時の電圧以下または未満の電圧を有していてもよい。
[0503]
 この場合、第1底側電極86および第1開口側電極87がそれぞれオフ状態となり、第2底側電極106および第2開口側電極107がそれぞれオン状態になる。これにより、第1チャネル領域91がオフ状態に制御されると共に第2チャネル領域111がオン状態に制御される。図29Bでは、オフ状態の第1チャネル領域91が塗りつぶしハッチングによって示され、オン状態の第2チャネル領域111がドット状のハッチングによって示されている。
[0504]
 その結果、第1MISFET56がオフ状態に制御される一方で、第2MISFET57がオン状態に制御される(第2Half-ON制御)。これにより、アクティブクランプ動作時のチャネル利用率RUが、零を超えて通常動作時のチャネル利用率RU未満になる。アクティブクランプ動作時のチャネル利用率RUは、具体的には、通常動作時のチャネル利用率RUの1/2未満になる。
[0505]
 アクティブクランプ動作時のチャネル利用率RUは、37.5%である。また、アクティブクランプ動作時の特性チャネル割合RCは、18.75%である。これにより、アクティブクランプ耐量Eacは、図13のグラフにおいて第4プロット点P4で示されたアクティブクランプ耐量Eacに近づくか、または、当該アクティブクランプ耐量Eacを超える。
[0506]
 図30Aは、図28に示す半導体装置181の第2制御例に係る通常動作を説明するための断面斜視図である。図30Bは、図28に示す半導体装置181の第2制御例に係るアクティブクランプ動作を説明するための断面斜視図である。図30Aおよび図30Bでは、説明の便宜上、第1主面3の上の構造を省略し、ゲート制御配線17を簡略化している。
[0507]
 図30Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aにオン信号Vonが入力され、第2ゲート制御配線17Bにオフ信号Voffが入力される。オン信号Vonおよびオフ信号Voffは、コントロールIC10からそれぞれ入力される。オン信号Vonは、ゲート閾値電圧Vth以上の電圧を有している。オン信号Vonは、オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。
[0508]
 この場合、第1底側電極86および第1開口側電極87がそれぞれオン状態になり、第2底側電極106および第2開口側電極107がそれぞれオフ状態になる。つまり、第1底側電極86および第1開口側電極87がゲート電極として機能する一方で、第2底側電極106および第2開口側電極107がフィールド電極として機能する。
[0509]
 これにより、第1チャネル領域91がオン状態に制御されると共に第2チャネル領域111がオフ状態に制御される。図30Aでは、オン状態の第1チャネル領域91がドット状のハッチングによって示され、オン状態の第2チャネル領域111が塗りつぶしハッチングによって示されている。
[0510]
 その結果、第1MISFET56がオン状態に制御される一方で、第2MISFET57がオフ状態に制御される(第1Half-ON制御)。これにより、通常動作時の特性チャネル割合RCは、第1チャネル割合R1未満の第2チャネル割合R2(R2<R1)を有する第2チャネル領域111がオフ状態に制御されるから、平均チャネル割合RAV未満になる。
[0511]
 通常動作時のチャネル利用率RUは、62.5%である。また、通常動作時の特性チャネル割合RCは、31.25%である。これにより、面積抵抗率Ron・Aは、図13のグラフにおいて第3プロット点P3で示された面積抵抗率Ron・Aに近づく。
[0512]
 一方、図30Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aにオフ信号Voffが入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力される。オフ信号Voffおよびクランプオン信号VConは、コントロールIC10からそれぞれ入力される。
[0513]
 オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。クランプオン信号VConは、ゲート閾値電圧Vth以上の電圧を有している。クランプオン信号VConは、通常動作時の電圧以下または未満の電圧を有していてもよい。
[0514]
 この場合、第1底側電極86および第1開口側電極87がそれぞれオフ状態になり、第2底側電極106および第2開口側電極107がそれぞれオン状態になる。つまり、第1底側電極86および第1開口側電極87がフィールド電極として機能する一方で、第2底側電極106および第2開口側電極107がゲート電極として機能する。
[0515]
 これにより、第1チャネル領域91がオフ状態に制御されると共に第2チャネル領域111がオン状態に制御される。図30Bでは、オフ状態の第1チャネル領域91が塗りつぶしハッチングによって示され、オン状態の第2チャネル領域111がドット状のハッチングによって示されている。
[0516]
 その結果、第1MISFET56がオフ状態に制御される一方で、第2MISFET57がオン状態に制御される(第2Half-ON制御)。アクティブクランプ動作時のチャネル利用率RUは、第1チャネル割合R1未満の第2チャネル割合R2(R2<R1)を有する第2チャネル領域111がオン状態に制御されるから、零を超えて通常動作時のチャネル利用率RU未満になる。
[0517]
 アクティブクランプ動作時のチャネル利用率RUは、37.5%である。また、アクティブクランプ動作時の特性チャネル割合RCは、18.75%である。これにより、アクティブクランプ耐量Eacは、図13のグラフにおいて第2プロット点P2で示されたアクティブクランプ耐量Eacに近づくか、または、当該アクティブクランプ耐量Eacを超える。
[0518]
 以上、半導体装置181によっても半導体装置171に対して述べた効果と同様の効果を奏することができる。とりわけ、半導体装置181によれば、第2チャネル割合R2が、第1チャネル割合R1とは異なっている(R1≠R2)。第2チャネル割合R2は、具体的には、第1チャネル割合R1未満である(R1>R2)。
[0519]
 コントロールIC10は、このような構造において、アクティブクランプ動作時におけるチャネル利用率RUが、零を超えて通常動作時におけるチャネル利用率RU未満となるように第1MISFET56および第2MISFET57を制御する。これにより、アクティブクランプ耐量Eacの向上効果を高めることができる。
[0520]
 また、半導体装置181によれば、第2制御例で示されたように、通常動作時に第1Half-ON制御を適用し、アクティブクランプ動作時に第2Half-ON制御を適用できる。また、半導体装置181によれば、通常動作時に第2Half-ON制御を適用し、アクティブクランプ動作時に第1Half-ON制御を適用することもできる。すなわち、半導体装置181によれば、制御法を変更するだけで、同一の平均チャネル割合RAVを有していながら、種々の面積抵抗率Ron・Aおよびアクティブクランプ耐量Eacを実現できる。
[0521]
 図31は、図7に対応する領域の断面斜視図であって、本発明の第6実施形態に係る半導体装置191を示す断面斜視図である。以下では、半導体装置1に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
[0522]
 半導体装置1では、第1トレンチゲート構造60において、第1絶縁層82が第1底側絶縁層84および第1開口側絶縁層85を含み、第1電極83が第1底側電極86、第1開口側電極87および第1中間絶縁層88を含む。
[0523]
 これに対して、半導体装置191では、第1絶縁層82が第1底側絶縁層84を含まず、第1電極83が第1底側電極86および第1中間絶縁層88を含まない。つまり、半導体装置191では、第1絶縁層82が第1開口側絶縁層85に相当する第1ゲート絶縁層192を含み、第1電極83が第1開口側電極87に相当する第1ゲート電極193を含む。
[0524]
 また、半導体装置1では、第2トレンチゲート構造70において、第2絶縁層102が第2底側絶縁層104および第2開口側絶縁層105を含み、第2電極103が第2底側電極106、第2開口側電極107および第2中間絶縁層108を含む。
[0525]
 これに対して、半導体装置191では、第2絶縁層102が第2底側絶縁層104を含まず、第2電極103が第2底側電極106および第2中間絶縁層108を含まない。つまり、半導体装置191では、第2絶縁層102が第2開口側絶縁層105に相当する第2ゲート絶縁層194を含み、第2電極103が第2開口側電極107に相当する第2ゲート電極195を含む。
[0526]
 また、半導体装置1は、トレンチコンタクト構造120を有している。これに対して、半導体装置191は、トレンチコンタクト構造120を有していない。以下、半導体装置191の構造について具体的に説明する。
[0527]
 第1トレンチゲート構造60において、第1ゲート絶縁層192は、第1ゲートトレンチ81の内壁に沿って膜状に形成されている。第1ゲート絶縁層192は、第1ゲートトレンチ81内において凹状の空間を区画している。
[0528]
 第1ゲート絶縁層192において第1ゲートトレンチ81の底壁63を被覆する部分の厚さは、第1ゲート絶縁層192において第1ゲートトレンチ81の第1側壁61および第2側壁62を被覆する部分の厚さよりも大きくてもよい。むろん、第1ゲート絶縁層192は、一様な厚さを有していてもよい。
[0529]
 第1ゲート電極193は、第1ゲート絶縁層192を挟んで第1ゲートトレンチ81に埋め込まれている。第1ゲート電極193は、具体的には、第1ゲートトレンチ81において第1ゲート絶縁層192によって区画された凹状の空間に一体物として埋め込まれている。第1ゲート電極193にはオン信号Vonおよびオフ信号Voffを含む第1ゲート制御信号(第1制御信号)が印加される。
[0530]
 第1ゲート電極193は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種を含んでいてもよい。第1ゲート電極193は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、n型不純物またはp型不純物を含んでいてもよい。導電性ポリシリコンは、n型不純物を含むことが好ましい。
[0531]
 第2トレンチゲート構造70において、第2ゲート絶縁層194は、第2ゲートトレンチ101の内壁に沿って膜状に形成されている。第2ゲート絶縁層194は、第2ゲートトレンチ101内において凹状の空間を区画している。
[0532]
 第2ゲート絶縁層194において第2ゲートトレンチ101の底壁73を被覆する部分の厚さは、第2ゲート絶縁層194において第2ゲートトレンチ101の第2側壁72および第2側壁72を被覆する部分の厚さよりも大きくてもよい。むろん、第2ゲート絶縁層194は、一様な厚さを有していてもよい。
[0533]
 第2ゲート電極195は、第2ゲート絶縁層194を挟んで第2ゲートトレンチ101に埋め込まれている。第2ゲート電極195は、具体的には、第2ゲートトレンチ101において第2ゲート絶縁層194によって区画された凹状の空間に一体物として埋め込まれている。第2ゲート電極195にはオン信号Vonおよびオフ信号Voffを含む第2ゲート制御信号(第2制御信号)が印加される。
[0534]
 第2ゲート電極195は、導電性ポリシリコン、タングステン、アルミニウム、銅、アルミニウム合金および銅合金のうちの少なくとも1種を含んでいてもよい。第2ゲート電極195は、第1ゲート電極193と同一種の導電材料を含んでいることが好ましい。第2ゲート電極195は、この形態では、導電性ポリシリコンを含む。導電性ポリシリコンは、n型不純物またはp型不純物を含んでいてもよい。導電性ポリシリコンは、n型不純物を含むことが好ましい。
[0535]
 具体的な図示は省略されるが、第1ゲート制御配線17Aは第1ゲート電極193に電気的に接続され、第2ゲート制御配線17Bは第2ゲート電極195に電気的に接続される。
[0536]
 図32Aは、図31に示す半導体装置191の通常動作を説明するための断面斜視図である。図32Bは、図31に示す半導体装置191のアクティブクランプ動作を説明するための断面斜視図である。
[0537]
 図32Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力される。第1オン信号Von1および第2オン信号Von2は、コントロールIC10からそれぞれ入力される。
[0538]
 第1オン信号Von1および第2オン信号Von2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1および第2オン信号Von2は、それぞれ等しい電圧を有していてもよい。
[0539]
 この場合、第1ゲート電極193および第2ゲート電極195がそれぞれオン状態になる。これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図32Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
[0540]
 その結果、第1MISFET56および第2MISFET57の双方が駆動される(Full-ON制御)。通常動作時のチャネル利用率RUは、100%である。通常動作時の特性チャネル割合RCは、50%である。これにより、面積抵抗率Ron・Aは、特性チャネル割合RCが50%未満である場合に比べて低下する。
[0541]
 一方、図32Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aにオフ信号Voffが入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力される。
[0542]
 オフ信号Voffおよびクランプオン信号VConは、コントロールIC10からそれぞれ入力される。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。クランプオン信号VConは、ゲート閾値電圧Vth以上の電圧を有している。クランプオン信号VConは、通常動作時の電圧以下または未満の電圧を有していてもよい。
[0543]
 この場合、第1ゲート電極193がオフ状態となり、第2ゲート電極195がオン状態になる。これにより、第1チャネル領域91がオフ状態に制御されると共に第2チャネル領域111がオン状態に制御される。図32Bでは、オフ状態の第1チャネル領域91が塗りつぶしハッチングによって示され、オン状態の第2チャネル領域111がドット状のハッチングによって示されている。
[0544]
 その結果、第1MISFET56がオフ状態に制御される一方で、第2MISFET57がオン状態に制御される(第2Half-ON制御)。これにより、アクティブクランプ動作時のチャネル利用率RUが、零を超えて通常動作時のチャネル利用率RU未満となる。
[0545]
 アクティブクランプ動作時のチャネル利用率RUは、50%である。また、アクティブクランプ動作時の特性チャネル割合RCは、25%である。これにより、アクティブクランプ耐量Eacは、特性チャネル割合RCが25%を超える場合に比べて向上する。
[0546]
 この制御例では、アクティブクランプ動作時において第2Half-ON制御が適用された例について説明した。しかし、アクティブクランプ動作時において第1Half-ON制御が適用されてもよい。
[0547]
 以上、半導体装置191によっても半導体装置1に対して述べた効果と同様の効果を奏することができる。この形態では、第2チャネル割合R2(第2チャネル面積S2)が、第1チャネル割合R1(第1チャネル面積S1)と等しい例を示した。しかし、第2チャネル割合R2は、第2実施形態(図16参照)の場合と同様に、第1チャネル割合R1と異なっていてもよい(R1≠R2)。第2チャネル割合R2は、第1チャネル割合R1未満(R2<R1)であってもよい。
[0548]
 図33は、図31に対応する領域の断面斜視図であって、本発明の第7実施形態に係る半導体装置201を示す斜視図である。以下では、半導体装置191に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
[0549]
 半導体装置191では、1個の第1FET構造58および1個の第2FET構造68が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されている。これに対して、半導体装置201では、複数(この形態では2個)の第1FET構造58の群および複数(この形態では2個)の第2FET構造68の群が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されている。
[0550]
 また、半導体装置191は、トレンチコンタクト構造120を有していない。これに対して、半導体装置201は、トレンチコンタクト構造120を有している。半導体装置201は、具体的には、第1トレンチゲート構造60および第2トレンチゲート構造70を互いに電気的に絶縁させる態様で、第1トレンチゲート構造60および第2トレンチゲート構造70にそれぞれ接続された複数のトレンチコンタクト構造120を含む。
[0551]
 また、半導体装置191では、第2チャネル割合R2(第2チャネル面積S2)が、第1チャネル割合R1(第1チャネル面積S1)と等しい。これに対して、半導体装置201では、第2チャネル割合R2が、第1チャネル割合R1とは異なっている(R1≠R2)。第2チャネル割合R2は、具体的には、第1チャネル割合R1未満(R2<R1)である。以下、半導体装置201の構造について具体的に説明する。
[0552]
 図33を参照して、複数のセル領域75は、互いに隣り合う2個の第1FET構造58の間の領域、互いに隣り合う1個の第1FET構造58および1個の第2FET構造68の間の領域、ならびに、互いに隣り合う2個の第2FET構造68の間の領域にそれぞれ区画されている。
[0553]
 複数のセル領域75には、この形態では、互いに異なる値を有する3種の総チャネル割合RTが適用されている。3種の総チャネル割合RTは、第1総チャネル割合RT1、第2総チャネル割合RT2および第3総チャネル割合RT3を含む。
[0554]
 第1総チャネル割合RT1は、互いに隣り合う2個の第1FET構造58の間の領域に適用されている。互いに隣り合う2個の第1FET構造58の間の領域には、その構造上、第2チャネル領域111は形成されない。
[0555]
 第1総チャネル割合RT1は、互いに隣り合う2個の第1FET構造58の第1チャネル割合R1の合計値である。第1総チャネル割合RT1は、一例として60%以上80%以下に調整されていてもよい。第1総チャネル割合RT1は、この形態では、75%に調整されている。第1総チャネル割合RT1において、一方側の第1チャネル割合R1および他方側の第1チャネル割合R1は、それぞれ37.5%である。
[0556]
 第2総チャネル割合RT2は、互いに隣り合う1個の第1FET構造58および1個の第2FET構造68の間の領域に適用されている。互いに隣り合う1個の第1FET構造58および1個の第2FET構造68の間の領域には、その構造上、第1チャネル領域91および第2チャネル領域111が形成される。
[0557]
 第2総チャネル割合RT2は、第1チャネル割合R1および第2チャネル割合R2の合計値である。第2総チャネル割合RT2は、一例として40%を超えて60%未満に調整されていてもよい。第2総チャネル割合RT2は、この形態では、50%に調整されている。第2総チャネル割合RT2において、第1チャネル割合R1は25%であり、第2チャネル割合R2は25%である。
[0558]
 第3総チャネル割合RT3は、互いに隣り合う2個の第2FET構造68の間の領域に適用されている。互いに隣り合う2個の第2FET構造68の間の領域には、その構造上、第1チャネル領域91は形成されない。
[0559]
 第3総チャネル割合RT3は、互いに隣り合う2個の第2FET構造68の第2チャネル割合R2の合計値である。第3総チャネル割合RT3は、一例として20%以上40%以下に調整されていてもよい。第3総チャネル割合RT3は、この形態では、25%に調整されている。第3総チャネル割合RT3において、一方側の第2チャネル割合R2および他方側の第2チャネル割合R2は、それぞれ12.5%である。
[0560]
 第1チャネル領域91は、全チャネルのうちの50%(1/2)を超える割合を占めている。この形態では、第1チャネル領域91は全チャネルのうちの62.5%を占め、第2チャネル領域111は全チャネルのうちの37.5%を占めている。つまり、第2チャネル割合R2は、第1チャネル割合R1未満(R2<R1)である。平均チャネル割合RAVは、この形態では、50%である。
[0561]
 複数のトレンチコンタクト構造120は、複数の第1トレンチコンタクト構造202および複数の第2トレンチコンタクト構造203を含む。複数の第1トレンチコンタクト構造202は、複数の第2トレンチゲート構造70から間隔を空けて、対応する複数の第1トレンチゲート構造60の一端部にそれぞれ接続されている。複数の第1トレンチコンタクト構造202は、平面視においてアーチ状に形成されている。
[0562]
 複数の第2トレンチコンタクト構造203は、複数の第1トレンチゲート構造60から間隔を空けて、対応する複数の第2トレンチゲート構造70の一端部にそれぞれ接続されている。複数の第2トレンチコンタクト構造203は、平面視においてアーチ状に形成されている。
[0563]
 各第1トレンチコンタクト構造202は、第1コンタクトトレンチ204、第1コンタクト絶縁層205および第1コンタクト電極206を含む。第1コンタクトトレンチ204、第1コンタクト絶縁層205および第1コンタクト電極206は、この形態では、第1ゲートトレンチ81、第1ゲート絶縁層192および第1ゲート電極193に対応した構造をそれぞれ有している。
[0564]
 各第1トレンチコンタクト構造202において第1コンタクトトレンチ204は、互いに隣り合う複数の第1ゲートトレンチ81の一端部に連通している。第1コンタクト絶縁層205は、各第1ゲートトレンチ81および第1コンタクトトレンチ204の間の連通部において第1ゲート絶縁層192と一体を成している。第1コンタクト電極206は、各第1ゲートトレンチ81および第1コンタクトトレンチ204の間の連通部において第1ゲート電極193と一体を成している。
[0565]
 各第2トレンチコンタクト構造203は、第2コンタクトトレンチ207、第2コンタクト絶縁層208および第2コンタクト電極209を含む。第2コンタクトトレンチ207、第2コンタクト絶縁層208および第2コンタクト電極209は、この形態では、第2ゲートトレンチ101、第2ゲート絶縁層194および第2ゲート電極195に対応した構造をそれぞれ有している。
[0566]
 各第2トレンチコンタクト構造203において第2コンタクトトレンチ207は、互いに隣り合う複数の第2ゲートトレンチ101の一端部に連通している。第2コンタクト絶縁層208は、各第2ゲートトレンチ101および第2コンタクトトレンチ207の間の連通部において第2ゲート絶縁層194と一体を成している。第2コンタクト電極209は、各第2ゲートトレンチ101および第2コンタクトトレンチ207の間の連通部において第2ゲート電極195と一体を成している。
[0567]
 具体的な図示は省略されるが、第1ゲート制御配線17Aは第1ゲート電極193および第1コンタクト電極206に電気的に接続され、第2ゲート制御配線17Bは第2ゲート電極195および第2コンタクト電極209に電気的に接続される。
[0568]
 図34Aは、図33に示す半導体装置201の通常動作を説明するための断面斜視図である。図34Bは、図33に示す半導体装置201のアクティブクランプ動作を説明するための断面斜視図である。図34Aおよび図34Bでは、説明の便宜上、第1主面3の上の構造を省略し、ゲート制御配線17を簡略化している。
[0569]
 図34Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力される。第1オン信号Von1および第2オン信号Von2は、コントロールIC10からそれぞれ入力される。
[0570]
 第1オン信号Von1および第2オン信号Von2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1および第2オン信号Von2は、それぞれ等しい電圧を有していてもよい。
[0571]
 この場合、第1ゲート電極193および第2ゲート電極195がそれぞれオン状態になる。これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。図34Aでは、オン状態の第1チャネル領域91および第2チャネル領域111がドット状のハッチングによって示されている。
[0572]
 その結果、第1MISFET56および第2MISFET57の双方が駆動される(Full-ON制御)。通常動作時のチャネル利用率RUは、100%である。通常動作時の特性チャネル割合RCは、50%である。これにより、面積抵抗率Ron・Aは、特性チャネル割合RCが50%未満である場合に比べて低下する。
[0573]
 一方、図34Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aにオフ信号Voffが入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力される。オフ信号Voffおよびクランプオン信号VConは、コントロールIC10からそれぞれ入力される。
[0574]
 オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。クランプオン信号VConは、ゲート閾値電圧Vth以上の電圧を有している。クランプオン信号VConは、通常動作時の電圧以下または未満の電圧を有していてもよい。
[0575]
 この場合、第1ゲート電極193がオフ状態となり、第2ゲート電極195がオン状態になる。これにより、第1チャネル領域91がオフ状態に制御されると共に第2チャネル領域111がオン状態に制御される。図34Bでは、オフ状態の第1チャネル領域91が塗りつぶしハッチングによって示され、オン状態の第2チャネル領域111がドット状のハッチングによって示されている。
[0576]
 その結果、第1MISFET56がオフ状態に制御される一方で、第2MISFET57がオン状態に制御される(第2Half-ON制御)。これにより、アクティブクランプ動作時のチャネル利用率RUが、零を超えて通常動作時のチャネル利用率RU未満となる。アクティブクランプ動作時のチャネル利用率RUは、具体的には、通常動作時のチャネル利用率RUの1/2未満になる。
[0577]
 アクティブクランプ動作時のチャネル利用率RUは、37.5%である。また、アクティブクランプ動作時の特性チャネル割合RCは、18.75%である。これにより、アクティブクランプ耐量Eacは、特性チャネル割合RCが18.75%を超える場合に比べて向上する。
[0578]
 以上、半導体装置201によっても半導体装置191に対して述べた効果と同様の効果を奏することができる。また、半導体装置201では、複数(この形態では2個)の第1FET構造58の群および複数(この形態では2個)の第2FET構造68の群が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されている。
[0579]
 複数の第1FET構造58が互いに隣り合う構造では、互いに隣り合う複数の第1FET構造58の間の領域において第2チャネル領域111に接続させることなく第1チャネル領域91を形成できる。したがって、第1チャネル領域91を適切に形成できるから、第1チャネル割合R1を適切に調整できる。
[0580]
 同様に、複数の第2FET構造68が互いに隣り合う構造では、互いに隣り合う複数の第2FET構造68の間の領域において第1チャネル領域91に接続させることなく第2チャネル領域111を形成できる。したがって、第2チャネル領域111を適切に形成できるから、第2チャネル割合R2を適切に調整できる。これにより、平均チャネル割合RAVおよび特性チャネル割合RCを適切に調整できる。
[0581]
 図35は、図7に対応する領域の断面斜視図であって、本発明の第8実施形態に係る半導体装置211を示す一部切り欠き断面斜視図である。以下では、半導体装置1に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
[0582]
 半導体装置1は、トレンチゲート型の第1FET構造58およびトレンチゲート型の第2FET構造68を含む。これに対して、半導体装置211は、プレーナゲート型の第1FET構造58およびプレーナゲート型の第2FET構造68を含む。以下、半導体装置211の具体的な構造について説明する。
[0583]
 図35を参照して、半導体層2の第1主面3の表層部には、複数のボディ領域55が形成されている。複数のボディ領域55は、パワーMISFET9の基礎となる領域である。複数のボディ領域55は、第1方向Xに沿って間隔を空けて形成され、第2方向Yに沿って帯状に延びている。複数のボディ領域55は、平面視において全体としてストライプ状に形成されている。
[0584]
 各第1FET構造58は、各ボディ領域55の表層部に形成された第1ソース領域92を含む。第1ソース領域92は、第2方向Yに沿って帯状に延びている。各第2FET構造68は、各ボディ領域55の表層部に形成された第2ソース領域112を含む。第2ソース領域112は、具体的には、第1方向Xに沿って間隔を空けて形成され、第2方向Yに沿って帯状に延びている。
[0585]
 各第1FET構造58および各第2FET構造68は、各ボディ領域55の表層部に形成されたp 型のコンタクト領域212を含む。コンタクト領域212は、第1FET構造58および第2FET構造68に共有されている。コンタクト領域212は、第1ソース領域92および第2ソース領域112の間の領域に形成されている。コンタクト領域212は、第2方向Yに沿って帯状に延びている。
[0586]
 第1FET構造58は、半導体層2の第1主面3の上に形成された第1プレーナゲート構造213を含む。第1プレーナゲート構造213は、第2方向Yに沿って帯状に延び、ドリフト領域54、ボディ領域55および第1ソース領域92に対向している。
[0587]
 各第1プレーナゲート構造213は、具体的には、第1ゲート絶縁層214および第1ゲート電極215を含む。第1ゲート絶縁層214は、第1主面3の上に形成されている。第1ゲート絶縁層214は、第1主面3の上においてドリフト領域54、ボディ領域55および第1ソース領域92を被覆している。第1ゲート電極215は、第1ゲート絶縁層214を挟んでドリフト領域54、ボディ領域55および第1ソース領域92に対向している。
[0588]
 第1MISFET56の第1チャネル領域91は、この形態では、ボディ領域55においてドリフト領域54および第1ソース領域92の間の領域に形成される。第1チャネル領域91は、第1ゲート絶縁層214を挟んで第1ゲート電極215に対向する。
[0589]
 第2FET構造68は、半導体層2の第2主面4の上に形成された第2プレーナゲート構造223を含む。第2プレーナゲート構造223は、第2方向Yに沿って帯状に延び、ドリフト領域54、ボディ領域55および第2ソース領域112に対向している。
[0590]
 各第2プレーナゲート構造223は、具体的には、第2ゲート絶縁層224および第2ゲート電極225を含む。第2ゲート絶縁層224は、第2主面4の上に形成されている。第2ゲート絶縁層224は、第2主面4の上においてドリフト領域54、ボディ領域55および第2ソース領域112を被覆している。第2ゲート電極225は、第2ゲート絶縁層224を挟んでドリフト領域54、ボディ領域55および第2ソース領域112に対向している。
[0591]
 第2MISFET57の第2チャネル領域111は、この形態では、ボディ領域55においてドリフト領域54および第2ソース領域112の間の領域に形成される。第2チャネル領域111は、第2ゲート絶縁層224を挟んで第2ゲート電極225に対向する。
[0592]
 第1主面3の上には、層間絶縁層142が形成されている。層間絶縁層142には、複数のソース開口230が形成されている。各ソース開口230は、層間絶縁層142において互いに隣り合う第1プレーナゲート構造213および第2プレーナゲート構造223の間の領域を被覆する部分に形成されている。各ソース開口230は、第1ソース領域92、第2ソース領域112およびコンタクト領域212を露出させている。
[0593]
 具体的な図示は省略されるが、ソース電極12は、各ソース開口230に入り込むように層間絶縁層142の上に形成される。ソース電極12は、各ソース開口230内において第1ソース領域92、第2ソース領域112およびコンタクト領域212に電気的に接続される。また、具体的な図示は省略されるが、第1ゲート制御配線17Aは第1ゲート電極193に電気的に接続され、第2ゲート制御配線17Bは第2ゲート電極195に電気的に接続される。
[0594]
 図36Aは、図35に示す半導体装置211の通常動作を説明するための断面斜視図である。図36Bは、図35に示す半導体装置211のアクティブクランプ動作を説明するための断面斜視図である。
[0595]
 図36Aを参照して、パワーMISFET9の通常動作時では、第1ゲート制御配線17Aに第1オン信号Von1が入力され、第2ゲート制御配線17Bに第2オン信号Von2が入力される。第1オン信号Von1および第2オン信号Von2は、コントロールIC10からそれぞれ入力される。
[0596]
 第1オン信号Von1および第2オン信号Von2は、ゲート閾値電圧Vth以上の電圧をそれぞれ有している。第1オン信号Von1および第2オン信号Von2は、それぞれ等しい電圧を有していてもよい。
[0597]
 この場合、第1ゲート電極193および第2ゲート電極195がそれぞれオン状態になる。これにより、第1チャネル領域91および第2チャネル領域111は共にオン状態に制御される。
[0598]
 その結果、第1MISFET56および第2MISFET57の双方が駆動される(Full-ON制御)。通常動作時のチャネル利用率RUは、100%である。通常動作時の特性チャネル割合RCは、50%である。これにより、面積抵抗率Ron・Aは、特性チャネル割合RCが50%未満である場合に比べて低下する。
[0599]
 一方、図36Bを参照して、パワーMISFET9のアクティブクランプ動作時では、第1ゲート制御配線17Aにオフ信号Voffが入力され、第2ゲート制御配線17Bにクランプオン信号VConが入力される。オフ信号Voffおよびクランプオン信号VConは、コントロールIC10からそれぞれ入力される。
[0600]
 オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(たとえば基準電圧)を有している。クランプオン信号VConは、ゲート閾値電圧Vth以上の電圧を有している。クランプオン信号VConは、通常動作時の電圧以下または未満の電圧を有していてもよい。
[0601]
 この場合、第1ゲート電極193がオフ状態となり、第2ゲート電極195がオン状態になる。これにより、第1チャネル領域91がオフ状態に制御されると共に第2チャネル領域111がオン状態に制御される。
[0602]
 その結果、第1MISFET56がオフ状態に制御される一方で、第2MISFET57がオン状態に制御される(第2Half-ON制御)。これにより、アクティブクランプ動作時のチャネル利用率RUが、零を超えて通常動作時のチャネル利用率RU未満になる。アクティブクランプ動作時のチャネル利用率RUは、50%である。また、アクティブクランプ動作時の特性チャネル割合RCは、25%である。これにより、アクティブクランプ耐量Eacは、特性チャネル割合RCが25%を超える場合に比べて向上する。
[0603]
 以上、半導体装置211によっても半導体装置1に対して述べた効果と同様の効果を奏することができる。
[0604]
 図37は、本発明の第9実施形態に係る半導体装置241を1つの方向から見た斜視図である。以下では、半導体装置1に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
[0605]
 前述の第1実施形態では、半導体装置1がハイサイド側のスイッチングデバイスである形態例について説明した。しかし、半導体装置1は、ローサイド側のスイッチングデバイスとしても提供されることができる。ここでは、ローサイド側のスイッチングデバイスとして製造された半導体装置1の一形態例を、第9実施形態に係る半導体装置241として説明する。
[0606]
 半導体装置241に組み込まれるパワーMISFET9の構造(制御例)としては、第1実施形態に係るパワーMISFET9の構造(制御例)に限らず、第2実施形態、第3実施形態、第4実施形態、第5実施形態、第6実施形態、第7実施形態および第8実施形態に示されたパワーMISFET9の構造(制御例)のいずれか1つが適用される。半導体装置241のパワーMISFET9の構造(制御例)の説明については、第1~第8実施形態に係るパワーMISFET9の構造(制御例)の説明のいずれか1つが準用されるものとし、省略する。
[0607]
 図37を参照して、半導体装置241は、第1実施形態等と同様に、半導体層2を含む。半導体層2には、第1実施形態等と同様に、出力領域6および入力領域7が区画されている。出力領域6は、パワーMISFET9を含む。入力領域7は、コントロールIC10を含む。
[0608]
 半導体層2の上には、複数(この形態では3つ)の電極11、12、13が形成されている。図37では、ハッチングによって複数の電極11~13が示されている。複数の電極11~13の個数、配置および平面形状は任意であり、図37に示される形態に限定されない。
[0609]
 複数の電極11~13の個数、配置および平面形状は、パワーMISFET9の仕様やコントロールIC10の仕様に応じて調整される。複数の電極11~13は、この形態では、ドレイン電極11(出力電極)、ソース電極12(基準電圧電極)および入力電極13を含む。
[0610]
 ドレイン電極11は、第1実施形態等と同様に、半導体層2の第2主面4の上に形成されている。ドレイン電極11は、パワーMISFET9によって生成された電気信号を外部に伝達する。
[0611]
 ソース電極12は、第1実施形態等と同様に、第1主面3において出力領域6の上に形成されている。ソース電極12は、パワーMISFET9やコントロールIC10の各種機能回路に基準電圧(たとえばグランド電圧)を提供する。
[0612]
 入力電極13は、第1実施形態等と同様に、第1主面3において入力領域7の上に形成されている。入力電極13は、コントロールIC10を駆動するための入力電圧を伝達する。
[0613]
 半導体層2の上には、第1実施形態等と同様に、制御配線の一例としてのゲート制御配線17が形成されている。ゲート制御配線17は、この形態では、第1ゲート制御配線17A、第2ゲート制御配線17Bおよび第3ゲート制御配線17Cを含む。ゲート制御配線17は、出力領域6および入力領域7に選択的に引き回されている。ゲート制御配線17は、出力領域6においてパワーMISFET9のゲートに電気的に接続され、入力領域7においてコントロールIC10に電気的に接続されている。
[0614]
 図38は、図37に示す半導体装置241の電気的構造を示すブロック回路図である。以下では、半導体装置241が車に搭載される場合を例にとって説明する。
[0615]
 半導体装置241は、出力電極としてのドレイン電極11、基準電圧電極としてのソース電極12、入力電極13、ゲート制御配線17、パワーMISFET9およびコントロールIC10を含む。
[0616]
 ドレイン電極11は、パワーMISFET9のドレインに電気的に接続されている。ドレイン電極11は、負荷に接続される。ソース電極12は、パワーMISFET9のソースに電気的に接続されている。ソース電極12は、パワーMISFET9およびコントロールIC10に基準電圧を提供する。
[0617]
 入力電極13は、MCU、DC/DCコンバータ、LDO等に接続されてもよい。入力電極13は、コントロールIC10に入力電圧を提供する。パワーMISFET9のゲートは、ゲート制御配線17を介してコントロールIC10(後述するゲート制御回路25)に接続されている。
[0618]
 コントロールIC10は、この形態では、電流・電圧制御回路23、保護回路24、ゲート制御回路25およびアクティブクランプ回路26を含む。
[0619]
 電流・電圧制御回路23は、ソース電極12、入力電極13、保護回路24およびゲート制御回路25に接続されている。電流・電圧制御回路23は、入力電極13からの電気信号および保護回路24からの電気信号に応じて、種々の電圧を生成する。電流・電圧制御回路23は、この形態では、駆動電圧生成回路30、第1定電圧生成回路31、第2定電圧生成回路32および基準電圧・基準電流生成回路33を含む。
[0620]
 駆動電圧生成回路30は、ゲート制御回路25を駆動するための駆動電圧を生成する。駆動電圧生成回路30によって生成された駆動電圧は、ゲート制御回路25に入力される。
[0621]
 第1定電圧生成回路31は、保護回路24を駆動するための第1定電圧を生成する。第1定電圧生成回路31は、ツェナーダイオードやレギュレータ回路を含んでいてもよい。第1定電圧は、保護回路24(たとえば過電流保護回路34)に入力される。
[0622]
 第2定電圧生成回路32は、保護回路24を駆動するための第2定電圧を生成する。第2定電圧生成回路32は、ツェナーダイオードやレギュレータ回路を含んでいてもよい。第2定電圧は、保護回路24(たとえば過熱保護回路36)に入力される。
[0623]
 基準電圧・基準電流生成回路33は、各種回路の基準電圧および基準電流を生成する。基準電圧および基準電流は、各種回路に入力される。各種回路がコンパレータを含む場合、基準電圧および基準電流は、当該コンパレータに入力されてもよい。
[0624]
 保護回路24は、電流・電圧制御回路23、ゲート制御回路25およびパワーMISFET9のソースに接続されている。保護回路24は、過電流保護回路34および過熱保護回路36を含む。
[0625]
 過電流保護回路34は、過電流からパワーMISFET9を保護する。過電流保護回路34は、ゲート制御回路25に接続されている。過電流保護回路34は、電流モニタ回路を含んでいてもよい。過電流保護回路34によって生成された信号は、ゲート制御回路25(具体的には、後述する駆動信号出力回路40)に入力される。
[0626]
 過熱保護回路36は、過度な温度上昇からパワーMISFET9を保護する。過熱保護回路36は、電流・電圧制御回路23に接続されている。過熱保護回路36は、半導体装置241の温度を監視する。過熱保護回路36は、感温ダイオードやサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路36によって生成された信号は、電流・電圧制御回路23に入力される。
[0627]
 ゲート制御回路25は、パワーMISFET9のオン状態およびオフ状態を制御する。ゲート制御回路25は、電流・電圧制御回路23、保護回路24、パワーMISFET9のゲートに接続されている。
[0628]
 ゲート制御回路25は、電流・電圧制御回路23からの電気信号および保護回路24からの電気信号に応じて、ゲート制御配線17の個数に応じた複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線17を介してパワーMISFET9のゲートに入力される。
[0629]
 ゲート制御回路25は、具体的には、発振回路38、チャージポンプ回路39および駆動信号出力回路40を含む。発振回路38は、電流・電圧制御回路23からの電気信号に応じて発振し、所定の電気信号を生成する。発振回路38によって生成された電気信号は、チャージポンプ回路39に入力される。チャージポンプ回路39は、発振回路38からの電気信号を昇圧させる。チャージポンプ回路39によって昇圧された電気信号は、駆動信号出力回路40に入力される。
[0630]
 駆動信号出力回路40は、チャージポンプ回路39からの電気信号および保護回路24(具体的には、過電流保護回路34)からの電気信号に応じて複数種のゲート制御信号を生成する。複数種のゲート制御信号は、ゲート制御配線17を介してパワーMISFET9のゲートに入力される。これにより、パワーMISFET9が駆動制御される。
[0631]
 アクティブクランプ回路26は、逆起電力からパワーMISFET9を保護する。アクティブクランプ回路26は、ドレイン電極11、パワーMISFET9のゲートに接続されている。
[0632]
 図39は、図37に示す半導体装置241の通常動作およびアクティブクランプ動作を説明するための回路図である。図40は、図39に示す回路図に適用される主要な電気信号の波形図である。
[0633]
 ここでは、パワーMISFET9に誘導性負荷Lが接続された回路例を用いて、半導体装置241の通常動作およびアクティブクランプ動作を説明する。ソレノイド、モータ、トランス、リレー等の巻線(コイル)を利用したデバイスが、誘導性負荷Lとして例示される。誘導性負荷Lは、L負荷とも称される。
[0634]
 図39を参照して、パワーMISFET9のソースは、グランドに接続されている。パワーMISFET9のドレインは、誘導性負荷Lに電気的に接続されている。パワーMISFET9のゲートおよびドレインは、アクティブクランプ回路26に接続されている。パワーMISFET9のゲートおよびソースは、抵抗Rに接続されている。アクティブクランプ回路26は、この回路例では、互いにバイアス接続されたk個(kは自然数)のツェナーダイオードDZを含む。
[0635]
 図39および図40を参照して、オフ状態のパワーMISFET9のゲートにオン信号Vonが入力されると、パワーMISFET9がオフ状態からオン状態に切り替わる(通常動作)。オン信号Vonは、ゲート閾値電圧Vth以上(Vth≦Von)の電圧を有している。パワーMISFET9は、所定のオン時間TONだけ、オン状態に維持される。
[0636]
 パワーMISFET9がオン状態に切り替わると、ドレイン電流IDが、パワーMISFET9のドレインからソースに向けて流れ始める。ドレイン電流IDは、パワーMISFET9のオン時間TONに比例して増加する。誘導性負荷Lは、ドレイン電流IDの増加に起因して誘導性エネルギを蓄積させる。
[0637]
 パワーMISFET9のゲートにオフ信号Voffが入力されると、パワーMISFET9がオン状態からオフ状態に切り替わる。オフ信号Voffは、ゲート閾値電圧Vth未満の電圧(Voff<Vth)を有している。オフ信号Voffは、基準電圧(たとえばグランド電圧)であってもよい。パワーMISFET9がオフ状態に切り替わると、誘導性負荷Lの誘導性エネルギが、逆起電力としてパワーMISFET9に印加される。
[0638]
 これにより、パワーMISFET9がアクティブクランプ状態になる(アクティブクランプ動作)。パワーMISFET9がアクティブクランプ状態になると、ドレイン電圧VDSが、クランプ電圧VDSSCLまで急激に上昇する。
[0639]
 クランプ電圧VDSSCLが最大定格ドレイン電圧VDSSを超えた場合(VDSS<VDSSCL)、パワーMISFET9は破壊に至る。パワーMISFET9は、クランプ電圧VDSSCLが最大定格ドレイン電圧VDSS以下(VDSSCL≦VDSS)になるように設計される。
[0640]
 クランプ電圧VDSSCLが最大定格ドレイン電圧VDSS以下の場合(VDSSCL≦VDSS)、逆方向電流IZが、アクティブクランプ回路26に流れる。これにより、アクティブクランプ回路26の端子間に制限電圧VLが形成される。制限電圧VLは、この形態では、アクティブクランプ回路26におけるツェナーダイオードDZの端子間電圧VZの総和(VL=k・VZ)である。
[0641]
 また、逆方向電流IZは、抵抗Rを通過してグランドに至る。これにより、抵抗Rの端子間に端子間電圧VRが形成される。抵抗Rの端子間電圧VR(=IZ×R)は、ゲート閾値電圧Vth以上(Vth≦VR)に調整される。端子間電圧VRは、クランプオン電圧VCLPとしてパワーMISFET9のゲート・ソース間に印加される。したがって、パワーMISFET9は、アクティブクランプ状態においてオン状態を維持する。クランプオン電圧VCLP(端子間電圧VR)は、オン信号Von未満の電圧を有していてもよい。
[0642]
 これにより、誘導性負荷Lの誘導性エネルギが、パワーMISFET9において消費(吸収)される。ドレイン電流IDは、アクティブクランプ時間TAVを経て、パワーMISFET9のオフ直前のピーク値IAVからゼロに減少する。これにより、ゲート電圧VGSがグランド電圧になり、ドレイン電圧VDSが電源電圧VBになり、パワーMISFET9がオン状態からオフ状態に切り替わる。
[0643]
 パワーMISFET9のアクティブクランプ耐量Eacは、アクティブクランプ動作時における耐量によって定義される。アクティブクランプ耐量Eacは、具体的には、パワーMISFET9のオン状態からオフ状態への遷移時において、誘導性負荷Lの誘導性エネルギに起因して生じる逆起電力に対する耐量によって定義される。
[0644]
 アクティブクランプ耐量Eacは、さらに具体的には、図36の回路例で明らかにされたように、クランプ電圧VDSSCLに起因して生じるエネルギに対する耐量によって定義される。
[0645]
 以上、半導体装置241によっても半導体装置1に対して述べた効果と同様の効果を奏することができる。
[0646]
 本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
[0647]
 前述の各実施形態において、第3ゲート制御配線17Cに電気的に接続される第1底側電極86および第2底側電極106がフィールド電極として機能する場合、第3ゲート制御配線17Cは、コントロールICに代えてソース電極12に電気的に接続されていてもよい。
[0648]
 この場合、第3ゲート制御配線17Cは、ソース電極12から引き出されていてもよい。したがって、基準電圧(たとえばグランド電圧)は、ソース電極12から第3ゲート制御配線17Cを介して第1底側電極86および第2底側電極106に伝達される。このような構造によっても、半導体装置1等に対して述べた効果と同様の効果を奏することができる。
[0649]
 前述の各実施形態において、アクティブクランプ動作時のチャネル利用率RUおよび通常動作時のチャネル利用率RUを適切に制御できるのであれば、複数の第1FET構造58および複数の第2FET構造68の配列は任意である。
[0650]
 たとえば、複数の第2FET構造68は、複数の第1FET構造58を挟む態様で複数の第1FET構造58と交互に配列されていてもよい。複数の第2FET構造68は、2個、3個、4個、5個、6個、7個、8個、9個または10個の第1FET構造58を挟む態様で複数の第1FET構造58と交互に配列されていてもよい。
[0651]
 同様に、複数の第1FET構造58は、複数の第2FET構造68を挟む態様で複数の第1FET構造58と交互に配列されていてもよい。複数の第1FET構造58は、2個、3個、4個、5個、6個、7個、8個、9個または10個の第2FET構造68を挟む態様で複数の第2FET構造68と交互に配列されていてもよい。
[0652]
 むろん、複数(2個以上)の第1FET構造58の群および複数(2個以上)の第2FET構造68の群が、互いに交互に配列されていてもよい。また、複数の第1FET構造58の群および1個の第2FET構造68が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されていてもよい。また、1個の第1FET構造58および複数の第2FET構造68の群が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されていてもよい。
[0653]
 ただし、複数の第1FET構造58および/または複数の第2FET構造68が群となって配列される場合、半導体層2の温度分布に偏りが形成されやすくなる。したがって、4個以下の第1FET構造58および/または4個以下の第2FET構造68が群となって配列されることが好ましい。
[0654]
 前述の各実施形態において、アクティブクランプ動作時のチャネル利用率RUおよび通常動作時のチャネル利用率RUを適切に制御できるのであれば、各セル領域75における総チャネル割合RTの値は任意である。
[0655]
 たとえば、前述の実施形態の幾つかにおいて、第1総チャネル割合RT1、第2総チャネル割合RT2および第3総チャネル割合RT3を含む総チャネル割合RTが複数のセル領域75に適用された例を説明した。
[0656]
 しかし、互いに異なる値を有する複数種(2種以上)の総チャネル割合RTが複数のセル領域75に適用されてもよい。たとえば、互いに異なる値を有する2種、3種、4種、5種もしくは6種、または、それ以上の総チャネル割合RTが複数のセル領域75に適用されてもよい。
[0657]
 また、前述の各実施形態では、パワーMISFET9が、第1MISFET56および第2MISFET57を含む例について説明した。しかし、パワーMISFET9は、互いに独立して制御可能な2個、3個、4個、5個もしくは6個、または、それ以上のMISFETを含んでいてもよい。複数(2個以上)のMISFETは、トレンチゲート構造に接続されるゲート制御配線17の個数を変更するだけで形成されることができる。
[0658]
 この場合、コントロールIC10は、アクティブクランプ動作時におけるチャネル利用率RUが、零を超えて通常動作時におけるチャネル利用率RU未満となるように複数(2個以上)のMISFETを制御する。
[0659]
 前述の各実施形態において、ゲート制御配線17は、ドレイン電極11、ソース電極12、入力電極13、基準電圧電極14、ENABLE電極15およびSENSE電極16とは異なるレイヤに形成されていてもよいし、同一のレイヤに形成されていてもよい。また、ゲート制御配線17において、第1ゲート制御配線17A、第2ゲート制御配線17Bおよび第3ゲート制御配線17Cは、互いに異なるレイヤに形成されていてもよいし、同一のレイヤに形成されていてもよい。
[0660]
 前述の各実施形態において、p型の半導体部分がn型の半導体部分とされ、n型の半導体部分がp型の半導体部分とされてもよい。この場合、前述の各実施形態の説明は、「n型」の部分が「p型」と読み替えられ、「p型」の部分が「n型」と読み替えられる。
[0661]
 前述の各実施形態に係る半導体装置1、151、161、171、181、191、201、211、241は、図41および図42に示されるように、半導体パッケージに組み込まれてもよい。図41は、半導体パッケージ301を、封止樹脂307を透過して示す斜視図である。図42は、図41の平面図である。
[0662]
 図41および図42を参照して、半導体パッケージ301は、この形態では、所謂SOP(Small Outline Package)である。半導体パッケージ301は、ダイパッド302、半導体チップ303、導電性接合材304、複数(この形態では8個)のリード電極305A~305H、複数(この形態では8個)の導線306A~306Hおよび封止樹脂307を含む。
[0663]
 ダイパッド302は、直方体形状に形成された金属板からなる。ダイパッド302は、鉄、アルミニウムまたは銅を含んでいてもよい。半導体チップ303は、第1~第9実施形態に係る半導体装置1、151、161、171、181、191、201、211、241のいずれか1つからなる。半導体チップ303は、ここでは、第1実施形態に係る半導体装置1からなる。
[0664]
 半導体チップ303は、第2主面4をダイパッド302に対向させた姿勢で、ダイパッド302の上に配置されている。半導体チップ303のドレイン電極11は、導電性接合材304を介してダイパッド302に接続されている。導電性接合材304は、金属ペーストまたは半田であってもよい。
[0665]
 複数のリード電極305A~305Hは、第1リード電極305A、第2リード電極305B、第3リード電極305C、第4リード電極305D、第5リード電極305E、第6リード電極305F、第7リード電極305Gおよび第8リード電極305Hを含む。リード電極の個数は、半導体チップ303の機能に応じて選択され、図41および図42に示される個数に限定されない。
[0666]
 複数のリード電極305A~305Hは、鉄、アルミニウムまたは銅を含んでいてもよい。複数のリード電極305A~305Hは、ダイパッド302から間隔を空けてダイパッド302の周囲に配置されている。
[0667]
 具体的には、4つのリード電極305A~305Dは、ダイパッド302の一辺に沿って間隔を空けて配列されている。残りの4つのリード電極305E~305Hは、ダイパッド302においてリード電極305A~305Dが配列された辺に対向する辺に沿って間隔を空けて配列されている。
[0668]
 複数のリード電極305A~305Hは、配列方向に直交する方向に沿って延びる帯状にそれぞれ形成されている。複数のリード電極305A~305Hは、ダイパッド302に対向する一端部、および、その反対側の他端部を有している。複数のリード電極305A~305Hの一端部は、半導体チップ303に内部接続される。複数のリード電極305A~305Hの他端部は、実装基板等の接続対象に外部接続される。
[0669]
 複数の導線306A~306Hは、第1導線306A、第2導線306B、第3導線306C、第4導線306D、第5導線306E、第6導線306F、第7導線306Gおよび第8導線306Hを含む。導線の個数は、半導体チップ303(半導体装置)の機能に応じて選択され、図41および図42に示される個数に限定されない。
[0670]
 第1導線306Aは、第1リード電極305Aの一端部およびソース電極12に電気的に接続されている。第1導線306Aは、この形態では、金属クリップからなる。第1導線306Aは、鉄、金、アルミニウムまたは銅を含んでいてもよい。第1導線306Aは、パワーMISFET9で生じた熱を、外部に効率的に放散させる。むろん、第1導線306Aは、ボンディングワイヤからなっていてもよい。
[0671]
 第2導線306Bは、第2リード電極305Bの一端部および基準電圧電極14に電気的に接続されている。第3導線306Cは、第3リード電極305Cの一端部およびENABLE電極15に電気的に接続されている。第4導線306Dは、第4リード電極305Dの一端部およびSENSE電極16に電気的に接続されている。
[0672]
 第5導線306Eは、第5リード電極305Eの一端部およびダイパッド302に電気的に接続されている。第6導線306Fは、第6リード電極305Fの一端部およびダイパッド302に電気的に接続されている。第7導線306Gは、第7リード電極305Gの一端部および入力電極13に電気的に接続されている。第8導線306Hは、第8リード電極305Hの一端部およびダイパッド302に電気的に接続されている。
[0673]
 第2~第8導線306B~306Hは、この形態では、ボンディングワイヤからなる。第2~第8導線306B~306Hは、金、アルミニウムまたは銅をそれぞれ含んでいてもよい。半導体チップ303および複数のリード電極305A~305Hに対する複数の導線306A~306Hの接続形態は任意であり、図41および図42に示される接続形態に限定されない。
[0674]
 封止樹脂307は、複数のリード電極305A~305Hの他端部を露出させるように、半導体チップ303、ダイパッド302、複数のリード電極305A~305Hの一端部および複数の導線306A~306Hを封止している。封止樹脂307は、直方体形状に形成されている。封止樹脂307は、エポキシ樹脂を含んでいてもよい。
[0675]
 半導体パッケージ301の形態は、SOPに制限されない。半導体パッケージ301としては、TO(Transistor Outline)、QFN(Quad For Non Lead Package)、DFP(Dual Flat Package)、DIP(Dual Inline Package)、QFP(Quad Flat Package)、SIP(Single Inline Package)、もしくは、SOJ(Small Outline J-leaded Package)、または、これらに類する種々の形態が適用されてもよい。
[0676]
 半導体パッケージ301(半導体装置1、151、161、171、181、191、201、211、241)は、図43に示されるように、回路モジュールに組み込まれてもよい。図43は、第1形態例に係る回路モジュール311の一部を示す平面図である。
[0677]
 図43を参照して、回路モジュール311は、実装基板312、複数の配線313、半導体パッケージ301(半導体装置1、151、161、171、181、191、201、211、241)、および、導電性接合材314を含む。
[0678]
 実装基板312は、主面315を含む。複数の配線313は、実装基板312の主面315に形成されている。半導体パッケージ301(半導体装置1、151、161、171、181、191、201、211、241)は、導電性接合材314を介して複数の配線313に電気的に接続されるように実装基板312に実装されている。導電性接合材314は、金属ペーストまたは半田であってもよい。
[0679]
 前述の各実施形態では、半導体装置1、151、161、171、181、191、201、211、241がパワーMISFET9およびコントロールIC10を一体的に備えている例について説明した。
[0680]
 しかし、パワーMISFET9だけを有する半導体装置1、151、161、171、181、191、201、211、241が採用されてもよい。また、パワーMISFET9だけを有する半導体装置1、151、161、171、181、191、201、211、241が、前述の半導体パッケージ301に組み込まれてもよい。
[0681]
 パワーMISFET9だけを有する半導体パッケージ301(半導体装置1、151、161、171、181、191、201、211、241)は、図44に示されるように、回路モジュールに組み込まれてもよい。図44は、第2形態例に係る回路モジュール321の一部を示す平面図である。
[0682]
 図44を参照して、回路モジュール321は、実装基板322、複数の配線323、半導体パッケージ301(半導体装置1、151、161、171、181、191、201、211、241)、第1導電性接合材324、コントロールICデバイス325、および、第2導電性接合材326を含む。
[0683]
 実装基板322は、主面327を含む。複数の配線323は、実装基板322の主面327に形成されている。半導体パッケージ301は、実装基板322に実装されている。半導体パッケージ301は、第1導電性接合材324を介して複数の配線323に電気的に接続されている。第1導電性接合材324は、金属ペーストまたは半田であってもよい。
[0684]
 コントロールICデバイス325は、コントロールIC10(図2や図38参照)を含む。コントロールICデバイス325は、実装基板322に実装されている。コントロールICデバイス325は、第2導電性接合材326を介して複数の配線323に電気的に接続されている。コントロールICデバイス325は、さらに、複数の配線323を介して半導体パッケージ301に電気的に接続されている。
[0685]
 半導体パッケージ301に対するコントロールICデバイス325の電気的な接続態様は、図2と同様である。コントロールICデバイス325は、半導体パッケージ301(半導体装置1、151、161、171、181、191、201、211、241)を外部から制御する。
[0686]
 このような構造によっても、前述の各実施形態において述べた効果を奏することができる。この形態では、コントロールIC10を含むワンチップのコントロールICデバイス325が実装基板322に実装された例について説明した。
[0687]
 しかし、コントロールICデバイス325に代えて、コントロールIC10と同様の機能を有する回路網が、実装基板322に実装されていてもよい。コントロールIC10と同様の機能を有する回路網は、複数のディスクリートデバイスや任意の機能を有するICチップを実装基板322に実装することによって構成されてもよい。
[0688]
 むろん、前述の各実施形態におけるコントロールIC10やコントロールIC10と同様の機能を有する回路網の構成は任意であり、全ての機能回路(つまり、センサMISFET21、入力回路22、電流・電圧制御回路23、保護回路24、ゲート制御回路25、アクティブクランプ回路26、電流検出回路27、電源逆接続保護回路28および異常検出回路29)を含む必要は必ずしもなく、一部の機能回路は取り除かれてもよい。
[0689]
 図45は、図26に対応する領域の断面斜視図であって、第4実施形態に係る半導体装置171の変形例を示す断面斜視図である。図46は、図45に示す半導体層2の要部を抽出した平面図である。以下では、半導体装置171に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。図45では、ゲート制御配線17(第1ゲート制御配線17Aおよび第2ゲート制御配線17B)を簡略化して示している。
[0690]
 第4実施形態に係る半導体装置171では、複数の第1トレンチコンタクト構造162が、平面視においてアーチ状にそれぞれ形成され、互いに隣り合う複数の第1トレンチゲート構造60の群に接続されている。また、第4実施形態に係る半導体装置171では、複数の第2トレンチコンタクト構造163が、平面視においてアーチ状にそれぞれ形成され、互いに隣り合う複数の第2トレンチゲート構造70の群に接続されている。
[0691]
 これに対して、図45および図46を参照して、変形例に係る半導体装置171では、1個の第1FET構造58および1個の第2FET構造68が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されている。
[0692]
 また、変形例に係る半導体装置171では、1つまたは複数(この例では1つ)の第1トレンチコンタクト構造162が、平面視においてアーチ状に形成され、複数の第2トレンチゲート構造70の一端部から間隔を空けて複数の第1トレンチゲート構造60の一端部に接続されている。また、変形例に係る半導体装置171では、1つまたは複数(この例では1つ)の第2トレンチコンタクト構造163が、平面視においてアーチ状に形成され、複数の第1トレンチゲート構造60の他端部から間隔を空けて複数の第2トレンチゲート構造70の他端部に接続されている。
[0693]
 これにより、複数の第1トレンチゲート構造60および第1トレンチコンタクト構造162を一体的に含む第1トレンチ構造172、および、複数の第2トレンチゲート構造70および第2トレンチコンタクト構造163を一体的に含む第2トレンチ構造173が形成されている。第1トレンチ構造172は、平面視において櫛歯形状に形成されている。第2トレンチ構造173は、平面視において第1トレンチ構造172に噛み合う櫛歯形状に形成されている。
[0694]
 複数の第1トレンチゲート構造60の一端部側の領域において、第1トレンチコンタクト構造162の第1コンタクトトレンチ164は、複数の第1ゲートトレンチ81の一端部に連通している。第1コンタクト絶縁層165は、各第1ゲートトレンチ81および第1コンタクトトレンチ164の間の連通部において第1絶縁層82と一体を成している。
[0695]
 第1コンタクト絶縁層165は、具体的には、各第1ゲートトレンチ81内に引き出された引き出し絶縁層165Aを含み、連通部を横切って各第1ゲートトレンチ81内において第1底側絶縁層84および第1開口側絶縁層85と一体を成している。
[0696]
 第1コンタクト電極166は、各第1ゲートトレンチ81および第1コンタクトトレンチ164の間の連通部において第1底側電極86と一体を成している。第1コンタクト電極166は、具体的には、各第1ゲートトレンチ81内に引き出された引き出し電極166Aを含み、連通部を横切って各第1ゲートトレンチ81内において第1底側電極86に電気的に接続されている。各第1ゲートトレンチ81内において第1コンタクト電極166および第1開口側電極87の間には、第1中間絶縁層88が介在している。
[0697]
 複数の第2トレンチゲート構造70の他端部側の領域において、第2トレンチコンタクト構造163の第2コンタクトトレンチ167は、複数の第2ゲートトレンチ101の他端部に連通している。第2コンタクト絶縁層168は、各第2ゲートトレンチ101および第2コンタクトトレンチ167の間の連通部において第2絶縁層102と一体を成している。
[0698]
 第2コンタクト絶縁層168は、具体的には、各第2ゲートトレンチ101内に引き出された引き出し絶縁層168Aを含み、連通部を横切って各第2ゲートトレンチ101内において第2底側絶縁層104および第2開口側絶縁層105と一体を成している。
[0699]
 第2コンタクト電極169は、各第2ゲートトレンチ101および第2コンタクトトレンチ167の間の連通部において第2底側電極106と一体を成している。第2コンタクト電極169は、具体的には、各第2ゲートトレンチ101内に引き出された引き出し電極169Aを含み、連通部を横切って各第2ゲートトレンチ101内において第2底側電極106に電気的に接続されている。各第2ゲートトレンチ101内において第2コンタクト電極169および第2開口側電極107の間には、第2中間絶縁層108が介在している。
[0700]
 複数のセル領域75は、この例では、互いに隣り合う1個の第1FET構造58および1個の第2FET構造68の間の領域にそれぞれ区画されている。各セル領域75における総チャネル割合RTは、この例では、50%である。むろん、各セル領域75における総チャネル割合RTは任意であり、他の実施形態のように、達成すべき面積抵抗率Ron・Aおよびアクティブクランプ耐量Eacに応じて適宜調整される。
[0701]
 変形例に係る半導体装置171は、第1トレンチゲート構造60の他端部側の領域および第2トレンチゲート構造70の一端部側の領域において隣り合う複数のセル領域75を接続する複数のセル接続部174を含む。複数のセル接続部174は、複数のセル領域75に直交する方向に延びている。複数のセル接続部174は、第1主面3からボディ領域55をそれぞれ露出させている。複数のセル接続部174は、具体的には、複数の第1セル接続部174Aおよび複数の第2セル接続部174Bを含む。
[0702]
 複数の第1セル接続部174Aは、第2トレンチゲート構造70の一端部および第1トレンチコンタクト構造162の間にそれぞれ介在している。複数の第2セル接続部174Bは、第1トレンチゲート構造60の他端部および第2トレンチコンタクト構造163の間にそれぞれ介在している。これにより、複数のセル接続部174は、平面視において複数のセル領域75を葛折り形状(ジグザグ形状)に接続している。
[0703]
 セル接続部174の幅は、0.2μm以上2μm以下であってもよい。セル接続部174の幅は、セル接続部174が延びる方向に直交する方向の幅である。セル接続部174の幅は、0.2μm以上0.4μm以下、0.4μm以上0.6μm以下、0.6μm以上0.8μm以下、0.8μm以上1.0μm以下、1.0μm以上1.2μm以下、1.2μm以上1.4μm以下、1.4μm以上1.6μm以下、1.6μm以上1.8μm以下、または、1.8μm以上2.0μm以下であってもよい。セル領域75の幅(ピッチPS)に対するセル接続部174の幅のセル比は、0.1以上1.5以下であることが好ましい。セル比は、0.5以上1以下であることがさらに好ましい。
[0704]
 変形例に半導体装置171では、図27Aおよび図27Bを用いて説明された制御と同様の制御が実施される。変形例に半導体装置171の制御についての説明は、図27Aおよび図27Bに係る説明が準用される。以上、変形例に係る半導体装置171によっても、第4実施形態に係る半導体装置171に対して述べた効果と同様の効果を奏することができる。
[0705]
 図45および図46では、1個の第1FET構造58および1個の第2FET構造68が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成された例について説明した。しかし、第4実施形態に係る半導体装置171のように、複数の第1FET構造58の群および複数の第2FET構造68の群が交互に配列される態様で、複数の第1FET構造58および複数の第2FET構造68が形成されていてもよい。変形例に係る半導体装置171の構造は、第5実施形態に係る半導体装置181にも適用できる。
[0706]
 この明細書は、第1~第9実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第1~第9実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第1~第9実施形態に示された特徴が任意の態様および任意の形態で組み合わされた半導体装置が採用されてもよい。
[0707]
 引き続いて、アクティブクランプ動作時にパワーMISFET9の第1Half-ON制御(ないしは第2Half-ON制御)を行うための電気的構造について、具体例を挙げながら詳細に説明する。
[0708]
 図47は、本発明の第10実施形態に係る半導体装置(=半導体装置1がハイサイドスイッチである場合(例えば図1~図4を参照)において、アクティブクランプ動作時にパワーMISFETの第1Half-ON制御を行うための電気的構造)を示すブロック回路図である。図48は、図47のパワーMISFETを第1MISFETおよび第2MISFETとして表した等価回路図である。
[0709]
 本実施形態の半導体装置X1は、ドレイン電極11(=電源電極VBB)と、ソース電極12(=出力電極OUT)と、パワーMISFET9と、ゲート制御回路25と、アクティブクランプ回路26とを有する。既出の構成要素については、これまでと同一の符号を付している。
[0710]
 また、本図では、説明を簡単とするために、一部の構成要素のみを抽出して示したが、半導体装置X1には、基本的に、先出の半導体装置1(図2を参照)と同様の構成要素が含まれていると理解してよい。
[0711]
 パワーMISFET9は、これまでに種々の実施形態を例示して、その構造を詳細に説明してきたゲート分割素子である。すなわち、パワーMISFET9は、図48で示すように、並列接続された第1MISFET56および第2MISFET57(=それぞれ第1トランジスタおよび第2トランジスタに相当)として等価的に表すことができる。
[0712]
 別の見方をすると、それぞれ独立して制御される第1MISFET56および第2MIFET57が、単一のゲート分割素子であるパワーMISFET9として、一体的に形成されていると理解することもできる。
[0713]
 ゲート制御回路25は、パワーMISFET9のゲート制御(延いては、第1MISFET56および第2MISFET57それぞれのゲート制御)を行う。例えば、ゲート制御回路25は、イネーブル信号ENがハイレベルとされるイネーブル状態(=第1動作状態に相当)において、第1MISFET56および第2MISFET57をいずれもオンする一方、イネーブル信号ENがローレベルとされるディセーブル状態(=第2動作状態に相当)において、第1MISFET56および第2MISFET57をいずれもオフするように、第1MISFET56および第2MISFET57それぞれのゲート信号G1、G2を生成する。
[0714]
 また、ゲート制御回路25は、アクティブクランプ回路26から内部ノード電圧Vxの入力を受け付けており、イネーブル状態(EN=H)からディセーブル状態(EN=L)への遷移後、アクティブクランプ回路26が動作する前(=出力電圧VOUTがクランプされる前)に、第2MISFET57のゲート・ソース間をショートする機能、つまり、G2=VOUTとして第2MISFET57を完全に停止させることにより、パワーMISFET9の第1Half-ON制御を実現する機能を備えている。
[0715]
 アクティブクランプ回路26は、第1MISFET56のドレイン・ゲート間に接続されており、ソース電極12の出力電圧VOUTが負電圧となったときに、第1MISFET56を強制的にオンさせる(フルオフさせない)ことで、第1MISFET56および第2MISFET57それぞれのドレイン・ソース間電圧(=VB-VOUT)を所定のクランプ電圧Vclp以下に制限する。第2MISFET57は、アクティブクランプ動作に寄与しないので、そのドレイン・ゲート間には、アクティブクランプ回路26が接続されていない。
[0716]
 図49は、図47におけるゲート制御回路25およびアクティブクランプ回路26の一構成例を示す回路図である。
[0717]
 まず、アクティブクランプ回路26の構成について具体的に説明する。本構成例のアクティブクランプ回路26は、m段(例えばm=8)のツェナーダイオード列261と、n段(例えばn=3)のダイオード列262と、Nチャネル型のMISFET263(=第3トランジスタに相当)と、を含む。
[0718]
 ツェナーダイオード列261のカソードとMISFET263のドレインは、第1MISFET56および第2MISFET57それぞれのドレインと共に、ドレイン電極11(=電源電圧VBが印加される電源電極VBBに相当)に接続されている。ツェナーダイオード列261のアノードは、ダイオード列262のアノードに接続されている。ダイオード列262のカソードは、MISFET263のゲートに接続されている。MISFET263のソースは、第1MISFET56のゲート(=ゲート信号G1の印加端)に接続されている。MISFET263のバックゲートは、第1MISFET56および第2MISFET57それぞれのソースと共に、ソース電極12(=出力電圧VOUTが印加される出力電極OUTに相当)に接続されている。ソース電極12には、先出の図47および図48で示したように、コイルやソレノイドなどの誘導性負荷Lが接続され得る。
[0719]
 次に、ゲート制御回路25の構成について具体的に説明する。本構成例のゲート制御回路25は、電流源251~254と、コントローラ255と、Nチャネル型のMISFET256(=第4トランジスタに相当)と、を含む。
[0720]
 電流源251は、昇圧電圧VG(=チャージポンプ出力)の印加端と第1MISFET56のゲートとの間に接続されており、ソース電流IH1を生成する。
[0721]
 電流源252は、昇圧電圧VGの印加端と第2MISFET57のゲートとの間に接続されており、ソース電流IH2を生成する。
[0722]
 電流源253は、第1MISFET56のゲートと出力電圧VOUTの印加端(=ソース電極12)との間に接続されており、シンク電流IL1を生成する。
[0723]
 電流源254は、第2MISFET57のゲートと出力電圧VOUTの印加端との間に接続されており、シンク電流IL2を生成する。
[0724]
 コントローラ255は、イネーブル状態(EN=H)において、電流源251および252をオンし、電流源253および254をオフする。このような電流制御により、第1MISFET56および第2MISFET57それぞれのゲートには、ソース電流IH1、IH2が流し込まれる。
[0725]
 一方、コントローラ255は、ディセーブル状態(EN=L)において、電流源251、252をオフし、電流源253、254をオンする。このような電流制御により、第1MISFET56および第2MISFET57それぞれのゲートから、シンク電流IL1、IL2が引き抜かれる。
[0726]
 MISFET256は、第2MISFET57のゲート・ソース間に接続されており、アクティブクランプ回路26の内部ノード電圧Vxに応じてオン/オフされる。内部ノード電圧Vxとしては、例えば、本図で示したように、MISFET263のゲート電圧を入力することが望ましい。ただし、内部ノード電圧Vxは、これに限定されるものではなく、例えば、ダイオード列262を形成するn段のダイオードのうち、いずれかのアノード電圧を内部ノード電圧Vxとして用いても構わない。
[0727]
 また、半導体装置X1には、上記構成要素のほか、静電破壊保護素子として、ツェナーダイオードZD1~ZD3と、ダイオードD1、D2と、デプレッションNチャネル型のMISFET・DN1が設けられている。それぞれの接続関係について簡単に述べる。
[0728]
 ツェナーダイオードZD1、ZD2それぞれのカソードは、第1MISFET56および第2MISFET57それぞれのゲートに接続されている。ツェナーダイオードZD1、ZD2それぞれのアノードは、ダイオードD1、D2それぞれのアノードに接続されている。ツェナーダイオードZD3のカソードとMISFET・DN1のドレインは、MISFET263のゲートに接続されている。ダイオードD1、D2それぞれのカソード、ツェナーダイオードZD3のアノード、並びに、MISFET・DN1のソース、ゲートおよびバックゲートは、出力電圧VOUTの印加端に接続されている。
[0729]
 以下では、第1MISFET56のゲート・ソース間電圧をVgs1とし、MISFET263のゲート・ソース間電圧をVgs2とし、MISFET256のゲート・ソース間電圧をVgs3とし、ツェナーダイオード列261の降伏電圧をmVZとし、ダイオード列262の順方向降下電圧をnVFとして、アクティブクランプ動作時におけるパワーMISFET9の第1Half-ON制御を説明する。
[0730]
 図50は、半導体装置X1において、アクティブクランプ動作時にパワーMISFET9の第1Half-ON制御が行われる様子を示すタイミングチャートであり、上から順に、イネーブル信号EN、出力電圧VOUT(実線)、ゲート信号G1(一点鎖線)、ゲート信号G2(破線)、および、出力電流IOUTが描写されている。本図では、ソース電極12(出力電極OUT)に誘導性負荷Lが接続されているものとする。
[0731]
 時刻t1において、イネーブル信号ENがハイレベル(=パワーMISFET9をオンするときの論理レベル)に立ち上げられると、ゲート信号G1、G2がハイレベル(≒VG)に立ち上がり、第1MISFET56および第2MISFET57がいずれもオンする。その結果、出力電流IOUTが流れ始めるので、出力電圧VOUTが電源電圧VB近傍まで上昇する。この状態は、パワーMISFET9のFull-ON状態に相当する。
[0732]
 その後、時刻t2において、イネーブル信号ENがローレベル(=パワーMISFET9をオフするときの論理レベル)に立ち下げられると、第1MISFET56および第2MISFET57をいずれもオフするために、ゲート信号G1、G2がローレベル(≒VOUT)に立ち下がる。
[0733]
 このとき、誘導性負荷Lは、パワーMISFET9のオン期間に蓄えたエネルギを放出するまで出力電流IOUTを流し続ける。その結果、出力電圧VOUTは、接地電圧GNDよりも低い負電圧まで急低下する。
[0734]
 ただし、時刻t4において、出力電圧VOUTが電源電圧VBよりも所定値α(=mVZ+nVF+Vgs1+Vgs2)だけ低い下限電圧VB-α(例えばVB-50V)まで低下すると、アクティブクランプ回路26の働きにより、第1MISFET56がオンする(フルオフされない)ので、出力電流IOUTが第1MISFET56を介して放電される。従って、出力電圧VOUTは、下限電圧VB-α以上に制限される。
[0735]
 つまり、アクティブクランプ回路26は、電源電圧VB基準で出力電圧VOUTを制限することにより、パワーMISFET9のドレイン・ソース間電圧Vds(=VB-VOUT)を所定のクランプ電圧Vclp(=α)以下に制限する。このようなアクティブクランプ動作は、誘導性負荷Lに蓄えられたエネルギが放出し尽くされて出力電流IOUTが流れなくなる時刻t5まで継続される。
[0736]
 一方、第2MISFET57に着目すると、イネーブル状態(EN=H)からディセーブル状態(EN=L)への遷移後、時刻t3において、出力電圧VOUTが電源電圧VBよりも所定値β(=mVZ+nVF+Vgs3)だけ低いチャネル切替電圧VB-β(>VB-α)まで低下すると、内部ノード電圧Vxがゲート・ソース間電圧Vgs3よりも高くなるので、MISFET256がオンして、第2MISFET57のゲート・ソース間がショート(G2=VOUT)される。
[0737]
 すなわち、第2MISFET57は、MISFET256の働きにより、アクティブクランプ回路26が動作する前(時刻t4以前)に完全に停止される。この状態は、パワーMISFET9の第1Half-ON状態に相当する。
[0738]
 このように、Full-ON状態から第1Half-ON状態への切替を行うことにより、アクティブクランプ動作時(=時刻t4~t5)のチャネル利用率RUが、零を超えて通常動作時(=時刻t1~t2)のチャネル利用率RU未満となる。
[0739]
 従って、通常動作時には、特性チャネル割合RCが相対的に増加する(例えばRC=50%)。これにより、電流経路が相対的に増加するから、面積抵抗率Ron・A(オン抵抗)の低減を図ることができる。一方、アクティブクランプ動作時には、特性チャネル割合RCが相対的に減少する(例えばRC=25%)。これにより、誘導性負荷Lの逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Eacの向上を図ることができる。
[0740]
 よって、図13に示されるトレードオフの関係から切り離して、優れた面積抵抗率Ron・Aおよび優れたアクティブクランプ耐量Eacの両立を図ることができる半導体装置1を提供することが可能となる。特に、IPD分野において、アクティブクランプ耐量Eacは、より大きな誘導性負荷Lを駆動するために重要な特性の一つとなる。
[0741]
 図47~図50では、アクティブクランプ動作時において、第1Half-ON制御が適用された例について説明した。しかし、アクティブクランプ動作時において、第2Half-ON制御が適用されてもよい。その場合には、第1MISFET56と第2MISFET57を相互に入れ替えて理解すればよい。
[0742]
 図51は、本発明の第11実施形態に係る半導体装置(=半導体装置1がローサイドスイッチである場合(例えば図37~図40を参照)において、アクティブクランプ動作時にパワーMISFETの第1Half-ON制御を行うための電気的構造)を示すブロック回路図である。図52は、図51のパワーMISFETを第1MISFETおよび第2MISFETとして表した等価回路図である。
[0743]
 本実施形態の半導体装置X2は、ドレイン電極11(=出力電極OUT)と、ソース電極12(=接地電極GND)と、パワーMISFET9と、ゲート制御回路25と、アクティブクランプ回路26と、を有する。既出の構成要素については、これまでと同一の符号を付している。
[0744]
 また、本図では、説明を簡単とするために、一部の構成要素のみを抽出して示したが、半導体装置X2には、基本的に、先出の半導体装置241(図38)と同様の構成要素が含まれていると理解してよい。
[0745]
 パワーMISFET9は、これまでに種々の実施形態を例示して、その構造を詳細に説明してきたゲート分割素子である。すなわち、パワーMISFET9は、図52で示すように、並列接続された第1MISFET56および第2MISFET57(=それぞれ第1トランジスタおよび第2トランジスタに相当)として等価的に表すことができる。
[0746]
 別の見方をすると、それぞれ独立して制御される第1MISFET56および第2MIFET57が、単一のゲート分割素子であるパワーMISFET9として、一体的に形成されていると理解することもできる。
[0747]
 ゲート制御回路25は、パワーMISFET9のゲート制御(延いては、第1MISFET56および第2MISFET57それぞれのゲート制御)を行う。例えば、ゲート制御回路25は、入力電極13に入力される外部制御信号INがハイレベルとされるイネーブル状態(=第1動作状態に相当)において、第1MISFET56および第2MISFET57をいずれもオンする一方、外部制御信号INがローレベルとされるディセーブル状態(=第2動作状態に相当)において、第1MISFET56および第2MISFET57をいずれもオフするように、第1MISFET56および第2MISFET57それぞれのゲート信号G1、G2を生成する。
[0748]
 ローサイドスイッチとして用いられる半導体装置X2において、外部制御信号INは、パワーMISFET9のオン/オフ制御信号として機能するだけでなく、半導体装置X2の電源電圧としても用いられている。
[0749]
 また、ゲート制御回路25は、アクティブクランプ回路26から内部ノード電圧Vyの入力を受け付けており、イネーブル状態(IN=H)からディセーブル状態(IN=L)への遷移後、アクティブクランプ回路26が動作する前(=出力電圧VOUTがクランプされる前)に、第2MISFET57のゲート・ソース間をショートする機能、つまり、G2=GNDとして第2MISFET57を完全に停止させることにより、パワーMISFET9の第1Half-ON制御を実現する機能を備えている。
[0750]
 アクティブクランプ回路26は、第1MISFET56のドレイン・ゲート間に接続されており、ドレイン電極11の出力電圧VOUTが過電圧となったときに、第1MISFET56を強制的にオンさせる(フルオフさせない)ことで、第1MISFET56および第2MISFET57それぞれのドレイン・ソース間電圧(=VOUT-GND)を所定のクランプ電圧Vclp以下に制限する。第2MISFET57は、アクティブクランプ動作に寄与しないので、そのドレイン・ゲート間には、アクティブクランプ回路26が接続されていない。
[0751]
 図53は、図51におけるゲート制御回路25およびアクティブクランプ回路26の一構成例を示す回路図である。
[0752]
 まず、アクティブクランプ回路26の構成について具体的に説明する。本構成例のアクティブクランプ回路26は、m段(例えばm=8)のツェナーダイオード列264と、n段(例えばn=3)のダイオード列265と、を含む。
[0753]
 ツェナーダイオード列264のカソードは、第1MISFET56および第2MISFET57それぞれのドレインと共に、ドレイン電極11(=出力電圧VOUTが印加される出力電極OUTに相当)に接続されている。ドレイン電極11には、先出の図51および図52で示したように、コイルやソレノイドなどの誘導性負荷Lが接続され得る。ツェナーダイオード列264のアノードは、ダイオード列265のアノードに接続されている。ダイオード列265のカソードは、第1MISFET56のゲート(=ゲート信号G1の印加端)に接続されている。
[0754]
 次に、ゲート制御回路25の構成について具体的に説明する。本構成例のゲート制御回路25は、Pチャネル型MOS電界効果トランジスタM1、M2と、Nチャネル型MOS電界効果トランジスタM3と、抵抗R1H、R1Lと、抵抗R2H、R2Lと、抵抗R3と、スイッチSW1~SW3と、を含む。
[0755]
 スイッチSW1は、入力電極13と抵抗R1H(=第1上側抵抗に相当)の第1端との間に接続されており、反転低電圧検出信号UVLOB(=低電圧検出信号UVLOの論理レベルを反転させた信号)に応じてオン/オフされる。より具体的に述べると、スイッチSW1は、UVLOB=H(UVLO=L)であるときにオンして、UVLOB=L(UVLO=H)であるときにオフする。
[0756]
 スイッチSW2は、入力電極13と抵抗R2H(=第2上側抵抗に相当)の第1端との間に接続されており、反転低電圧検出信号UVLOBに応じてオン/オフされる。より具体的に述べると、スイッチSW2は、UVLOB=H(UVLO=L)であるときにオンして、UVLOB=L(UVLO=H)であるときにオフする。
[0757]
 スイッチSW3は、アクティブクランプ回路26における内部ノード電圧Vyの印加端(=例えばツェナーダイオード列264とダイオード列265との接続ノード)と抵抗R3の第1端との間に接続されており、低電圧検出信号UVLOに応じてオン/オフされる。より具体的に述べると、スイッチSW3は、UVLO=H(UVLOB=L)であるときにオンして、UVLO=L(UVLOB=H)であるときにオフする。内部ノード電圧Vyの印加端は、上記に限定されるものではなく、例えば、ダイオード列265を形成するn段のダイオードのうち、いずれかのアノード電圧を内部ノード電圧Vyとして用いても構わない。
[0758]
 ところで、低電圧検出信号UVLOおよび反転低電圧検出信号UVLOBは、外部制御信号IN(=半導体装置X2の電源電圧に相当)と低電圧検出閾値Vuvloとの比較結果に応じて、それぞれの論理レベルが切り替わる。より具体的に述べると、IN<Vuvloであるときには、UVLO=H、UVLOB=L(UVLO検出時の論理レベル)となり、スイッチSW1、SW2がオフしてスイッチSW3がオンする。逆に、IN>Vuvloであるときには、UVLO=L、UVLOB=H(UVLO解除時の論理レベル)となり、スイッチSW1、SW2がオンしてスイッチSW3がオフする。このように、スイッチSW1、SW2とスイッチSW3とは、相補的にオン/オフされる。
[0759]
 抵抗R1Hの第2端とトランジスタM1のソースおよびバックゲートは、いずれも第1MISFET56のゲートに接続されている。トランジスタM1のドレインは、抵抗R1L(=第1下側抵抗に相当)の第1端に接続されている。抵抗R1Lの第2端は、ソース電極12(=接地電圧GNDが印加される接地電極GNDに相当)に接続されている。トランジスタM1のゲートは、入力電極13に接続されている。
[0760]
 抵抗R2Hの第2端とトランジスタM2のソースおよびバックゲートは、いずれも第2MISFET57のゲートに接続されている。トランジスタM2のドレインは、抵抗R2L(=第2下側抵抗に相当)の第1端に接続されている。抵抗R2Lの第2端は、ソース電極12(=接地電極GNDに相当)に接続されている。トランジスタM2のゲートは、入力電極13に接続されている。
[0761]
 トランジスタM3のドレインは、第2MISFET57のゲートに接続されている。トランジスタM3のゲートは、抵抗R3の第1端に接続されている。トランジスタM3のソースおよびバックゲートと抵抗R3の第2端は、ソース電極12に接続されている。
[0762]
 以下では、第1MISFET56のゲート・ソース間電圧をVgs1とし、トランジスタM3のオンスレッショルド電圧をVthとし、ツェナーダイオード列264の降伏電圧をmVZとし、ダイオード列265の順方向降下電圧をnVFとして、アクティブクランプ動作時におけるパワーMISFET9の第1Half-ON制御を説明する。
[0763]
 図54は、半導体装置X2において、アクティブクランプ動作時にパワーMISFET9の第1Half-ON制御が行われる様子を示すタイミングチャートであり、上から順に、外部制御信号IN、低電圧検出信号UVLOおよび反転低電圧検出信号UVLOB、ゲート信号G1(実線)、ゲート信号G2(破線)、出力電圧VOUT、および、出力電流IOUTが描写されている。本図では、ドレイン電極11(出力電極OUT)に誘導性負荷Lが接続されているものとする。
[0764]
 時刻t11では、外部制御信号INがローレベル(=パワーMISFET9をオフするときの論理レベル)からハイレベル(=パワーMISFET9をオンするときの論理レベル)に遷移し始める。ただし、この時点では、IN<Vuvloであるため、UVLO=H、UVLOB=Lとなっている。従って、ゲート制御回路25では、スイッチSW1、SW2がオフして、スイッチSW3がオンした状態となり、ゲート信号G1、G2がローレベルに維持されるので、第1MISFET56および第2MISFET57がいずれもオフしたままとなる。その結果、出力電流IOUTは流れず、VOUT≒VBとなる。
[0765]
 時刻t12において、IN>Vuvloになると、UVLO=L、UVLOB=Hとなる。従って、ゲート制御回路25では、スイッチSW1、SW2がオンして、スイッチSW3がオフした状態となる。このとき、第1MISFET56および第2MISFET57それぞれのゲートと入力電極13との間が導通するので、ゲート信号G1、G2がハイレベルに立ち上がり、第1MISFET56および第2MISFET57がいずれもオンする。その結果、出力電流IOUTが流れ始めるので、出力電圧VOUTが接地電圧GND近傍まで低下する。この状態は、パワーMISFET9のFull-ON状態に相当する。ゲート信号G1、G2それぞれの立ち上がり速度(=スイッチオン時のスルーレート)は、抵抗R1H、R2Hそれぞれの抵抗値に応じて調整することができる。
[0766]
 また、スイッチSW3がオフしているので、トランジスタM3のゲートにアクティブクランプ回路26のノード電圧Vyが印加されることはなく、トランジスタM3が意図せずにオンすることもない。
[0767]
 その後、時刻t13では、外部制御信号INがハイレベルからローレベルに遷移し始める。その結果、トランジスタM1、M2がオンして、第1MISFET56および第2MISFET57それぞれのゲートとソース電極12(=接地電極GND)との間が導通するので、ゲート信号G1、G2が低下し、第1MISFET56および第2MISFET57がオンからオフに転じる。ゲート信号G1、G2それぞれの立ち下がり速度(=スイッチオフ時のスルーレート)は、抵抗R1L、R2Lそれぞれの抵抗値に応じて調整することができる。
[0768]
 このとき、誘導性負荷Lは、パワーMISFET9のオン期間に蓄えたエネルギを放出するまで出力電流IOUTを流し続ける。その結果、出力電圧VOUTは、電源電圧VBよりも高い電圧まで急上昇する。
[0769]
 ただし、時刻t15において、出力電圧VOUTがクランプ電圧Vclp(=Vgs1+nVF+mVZ)まで上昇すると、アクティブクランプ回路26の働きにより、第1MISFET56がオンする(フルオフされない)ので、出力電流IOUTが第1MISFET56を介して放電される。従って、出力電圧VOUTは、クランプ電圧Vclp以下に制限される。このようなアクティブクランプ動作は、誘導性負荷Lに蓄えられたエネルギが放出し尽くされて出力電流IOUTが流れなくなる時刻t16まで継続される。
[0770]
 一方、第2MISFET57に着目すると、時刻t14において、IN<Vuvloとなり、低電圧検出信号UVLOがローレベルからハイレベルに立ち上がった時点で、スイッチSW3がオンするので、トランジスタM3のゲートにアクティブクランプ回路26のノード電圧Vy(>Vth)が印加される状態となる。従って、トランジスタM3がオンして、第2MISFET57のゲート・ソース間がショート(G2=VOUT)される。
[0771]
 すなわち、第2MISFET57は、トランジスタM3の働きにより、アクティブクランプ回路26が動作する前(時刻t15以前)に完全に停止される。この状態は、パワーMISFET9の第1Half-ON状態に相当する。
[0772]
 このように、Full-ON状態から第1Half-ON状態への切替を行うことにより、アクティブクランプ動作時(=時刻t15~t16)のチャネル利用率RUが、零を超えて通常動作時(=時刻t11~t13)のチャネル利用率RU未満となる。
[0773]
 従って、通常動作時には、特性チャネル割合RCが相対的に増加する(例えばRC=50%)。これにより、電流経路が相対的に増加するから、面積抵抗率Ron・A(オン抵抗)の低減を図ることができる。一方、アクティブクランプ動作時には、特性チャネル割合RCが相対的に減少する(例えばRC=25%)。これにより、誘導性負荷Lの逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量Eacの向上を図ることができる。
[0774]
 よって、図13に示されるトレードオフの関係から切り離して、優れた面積抵抗率Ron・Aおよび優れたアクティブクランプ耐量Eacの両立を図ることができる半導体装置1を提供することが可能となる。特に、IPD分野において、アクティブクランプ耐量Eacは、より大きな誘導性負荷Lを駆動するために重要な特性の一つとなる。
[0775]
 図51~図54では、アクティブクランプ動作時において、第1Half-ON制御が適用された例について説明した。しかし、アクティブクランプ動作時において、第2Half-ON制御が適用されてもよい。その場合には、第1MISFET56と第2MISFET57を相互に入れ替えて理解すればよい。
[0776]
 以下、図55を参照して、容量性負荷接続時について考察する。図55は、容量性負荷接続時の起動挙動を示す図であり、上から順に、外部制御信号IN、出力電圧VOUT、および、出力電流IOUTが描写されている。
[0777]
 半導体装置1のソース電極12(出力電極OUT)に容量性負荷が接続されている場合には、半導体装置1の起動時(=パワーMISFET9のオン遷移時)にラッシュ電流が流れる(時刻t21~t22、および、時刻t23~t24を参照)。そのため、パワーMISFET9が瞬時的に発熱する。
[0778]
 半導体装置1は、先出の過熱保護回路36を有する。過熱保護回路36は、パワーMISFET9の温度Tjが所定の上限値に達したとき、若しくは、パワーMISFET9と他の回路ブロック(発熱を生じにくいロジック回路など)との温度差ΔTjが所定の上限値に達したときに、パワーMISFET9を強制的にオフさせる。
[0779]
 特に、半導体装置1の起動時には、上記のラッシュ電流に起因するパワーMISFET9の瞬時的な発熱により、後者の過熱保護(ΔTj保護)が掛かりやすい。そのため、起動途中でパワーMISFET9が強制的にオフされてしまい、半導体装置1の起動時間が延びるおそれがある(時刻t22~t23、および、時刻t24~t25を参照)。
[0780]
 図56は、容量性負荷接続時の消費電力を示す図であり、上から順に、出力電圧VOUTおよび消費電力Wが描写されている。
[0781]
 パワーMISFET9の消費電力Wは、IOUT×RON (ただしRONはパワーMISFET9のオン抵抗)で表される。従って、パワーMISFET9のオン抵抗RONがフルオン状態よりも高くなる期間(=出力電圧VOUTの立ち上がり期間(時刻t31~t33)、および、出力電圧VOUTの立ち下がり期間(時刻t34~t36))には、パワーMISFET9の消費電力W(延いてはパワーMISFET9の発熱量)が大きくなるので、先述の過熱保護(特にΔTj保護)が掛かり易くなる。
[0782]
 以下では、上記の考察に鑑み、パワーMISFET9の発熱(特にオン遷移時の発熱)を抑制して半導体装置1の起動時間を短縮することのできる新規な実施形態を提案する。
[0783]
 図57は、半導体装置の第12実施形態(=3モード制御を行うための電気的構造)を示す図である。本実施形態の半導体装置X3は、ドレイン電極11(=電源電極VBB)と、ソース電極12(=出力電極OUT)と、パワーMISFET9と、ゲート制御回路25と、アクティブクランプ回路26と、出力電圧監視回路27と、を有する。
[0784]
 本図で示したように、ソース電極12には、抵抗性負荷R、容量性負荷C、および、誘導性負荷Lがどれでも接続され得る。
[0785]
 既出の構成要素については、これまでと同一の符号を付している。また、本図では、説明を簡単とするために、一部の構成要素のみを抽出して示したが、半導体装置X3には、基本的に、先出の半導体装置1(図2を参照)と同様の構成要素が含まれていると理解してよい。
[0786]
 パワーMISFET9は、これまでに種々の実施形態を例示して、その構造を詳細に説明してきたゲート分割トランジスタである。ただし、パワーMISFET9のゲート本数は、後述の3モード制御を実現するために、これまでの2本から3本(G11~G13)に増設されている。すなわち、パワーMISFET9は、ゲート信号G11が入力される第1ゲートと、ゲート信号G12が入力される第2ゲートと、ゲート信号G13が入力される第3ゲートと、を有する。そして、パワーMISFET9のオン抵抗RONは、複数のゲート信号G11~G13の個別制御により3通りに変化する(詳細は後述)。
[0787]
 パワーMISFET9は、本図中の括弧内で示したように、並列接続された3つのMISFETとして等価的に表すことができる。別の見方をすると、それぞれ独立して制御される3つのMISFETが、単一のゲート分割素子であるパワーMISFET9として、一体的に形成されていると理解することもできる。
[0788]
 ゲート制御回路25は、パワーMISFET9のゲート制御(=ゲート信号G11~G13それぞれの駆動制御)を行う。ゲート制御回路25は、基本的に、イネーブル信号ENがハイレベルであるときにゲート信号G11~G13をいずれもハイレベルとする一方、イネーブル信号ENがローレベルであるときにゲート信号G11~G13をいずれもローレベルとする。
[0789]
 また、ゲート制御回路25は、アクティブクランプ回路26の内部ノード電圧Vxと、出力電圧監視回路27の監視結果(=駆動信号Sc)を受け付けており、パワーMISFET9のオン遷移時およびオフ遷移時において、パワーMISFET9のオン抵抗RONを切り替えるように、ゲート信号G11~G13それぞれを個別に制御する機能も備えている。ゲート制御回路25の内部構成および動作については、後ほど詳細に説明する。
[0790]
 アクティブクランプ回路26は、パワーMISFET9の第3ゲート(=ゲート信号G13の印加端)とドレインとの間に接続されており、ソース電極12の出力電圧VOUTが負電圧となったときに、パワーMISFET9を強制的にオンさせる(フルオフさせない)ことで、パワーMISFET9のドレイン・ソース間電圧(=VB-VOUT)を所定のクランプ電圧Vclp以下に制限する。パワーMISFET9の第1ゲートおよび第2ゲートは、いずれもアクティブクランプ動作に寄与しないので、アクティブクランプ回路26が接続されていない。アクティブクランプ回路26の内部構成は、先述の通りであるため、重複した説明を割愛する。
[0791]
 出力電圧監視回路27は、出力電圧VOUTを監視してその監視結果(駆動信号Sc)をゲート制御回路25に出力する回路ブロックであり、閾値電圧生成部271と、コンパレータ272と、遅延部273と、レベルシフタ274と、を含む。
[0792]
 閾値電圧生成部271は、電源電圧VBと定電圧VREG(例えばVREG=VB-5V)との間でヒステリシスを持つ閾値電圧Vth(VthH/VthL)を生成する。より具体的に述べると、閾値電圧生成部271は、後述の比較信号SaがローレベルであるときにVth=VthH(例えばVthH=VB-100mV)とし、比較信号SaがハイレベルであるときにVth=VthL(例えばVthL=VB-200mV)とする。
[0793]
 コンパレータ272は、非反転入力端(+)に入力される出力電圧VOUTと、反転入力端(-)に入力される閾値電圧Vthとを比較して比較信号Saを生成する。比較信号Saは、VOUT<Vthであるときにローレベル(≒VREG)となり、VOUT>Vthであるときにハイレベル(≒VB)となる。
[0794]
 遅延部273は、比較信号Saの立ち上りエッジに所定の遅延を与えて遅延信号Sbを生成する。より具体的に述べると、遅延部273は、比較信号Saがハイレベルに立ち上がってから所定の遅延時間Tdが経過した後に遅延信号Sbをハイレベル(≒VB)に立ち上げる一方、比較信号Saがローレベルに立ち下がったときには遅滞なく遅延信号Sbをローレベル(≒VREG)に立ち下げる。遅延時間Tdは、出力電圧VOUTが閾値電圧VthHを上回ってから電源電圧VBに達するまでの所要時間以上に設定するとよい。また、遅延時間Tdは、任意に調整することのできる可変値としてもよい。
[0795]
 レベルシフタ274は、遅延信号Vbをレベルシフトして駆動信号Scを生成する。駆動信号Scは、遅延信号Vbがハイレベルであるときにハイレベル(≧VOUT+Vgs、ただしVgsは後出のMISFET25hのオンスレッショルド電圧)となり、遅延信号Vbがローレベルであるときにローレベル(≒VOUT)となる。
[0796]
 次に、ゲート制御回路25の構成について具体的に説明する。本構成例のゲート制御回路25は、電流源25a~25f、コントローラ25gと、Nチャネル型のMISFET25h~25jと、を含む。
[0797]
 電流源25aは、昇圧電圧VG(=チャージポンプ出力)の印加端とパワーMISFET9の第1ゲート(=ゲート信号G11の印加端)との間に接続されており、ソース電流IH1を生成する。
[0798]
 電流源25bは、昇圧電圧VGの印加端とパワーMISFET9の第2ゲート(=ゲート信号G12の印加端)との間に接続されており、ソース電流IH2を生成する。
[0799]
 電流源25cは、昇圧電圧VGの印加端とパワーMISFET9の第3ゲート(=ゲート信号G13の印加端)との間に接続されており、ソース電流IH3を生成する。
[0800]
 電流源25dは、パワーMISFET9の第1ゲートと出力電圧VOUTの印加端(=ソース電極12)との間に接続されており、シンク電流IL1を生成する。
[0801]
 電流源25eは、パワーMISFET9の第2ゲートと出力電圧VOUTの印加端との間に接続されており、シンク電流IL2を生成する。
[0802]
 電流源25fは、パワーMISFET9の第3ゲートと出力電圧VOUTの印加端との間に接続されており、シンク電流IL3を生成する。
[0803]
 コントローラ25gは、イネーブル信号ENがハイレベルであるときに電流源25a、25b、25cをオンして、電流源25d、25e、25fをオフする。このような電流制御により、パワーMISFET9の第1ゲート、第2ゲートおよび第3ゲートには、それぞれ、ソース電流IH1、IH2、IH3が流し込まれる。その結果、ゲート信号G11、G12、G13がそれぞれハイレベルに立ち上げられる。
[0804]
 一方、コントローラ25gは、イネーブル信号ENがローレベルであるときに、電流源25a、25b、25cをオフして、電流源25d、25e、25fをオンする。このような電流制御により、パワーMISFET9の第1ゲート、第2ゲートおよび第3ゲートから、それぞれ、シンク電流IL1、IL2、IL3が引き抜かれる。その結果、ゲート信号G11、G12、G13がそれぞれローレベルに立ち下げられる。
[0805]
 MISFET25h(=第1スイッチに相当)は、パワーMISFET9の第1ゲートとソースとの間に接続されており、ゲートに入力される駆動信号Sc(=出力電圧監視回路27の監視結果)に応じてオン/オフされる。
[0806]
 MISFET25i(=第2スイッチに相当)は、パワーMISFET9の第1ゲートとソースとの間に接続されており、ゲートに入力されるアクティブクランプ回路26の内部ノード電圧Vxに応じてオン/オフされる。
[0807]
 MISFET25j(=第3スイッチに相当)は、パワーMISFET9の第2ゲートとソースとの間に接続されており、ゲートに入力されるアクティブクランプ回路26の内部ノード電圧Vxに応じてオン/オフされる。
[0808]
 内部ノード電圧Vxとしては、例えば、本図で示したように、MISFET263のゲート電圧を入力することが望ましい。ただし、内部ノード電圧Vxは、これに限定されるものではなく、例えば、ダイオード列262を形成するn段のダイオードのうち、いずれかのアノード電圧を内部ノード電圧Vxとして用いても構わない。
[0809]
 図58は、3モード制御の一例を示す図であり、上から順に、イネーブル信号EN、出力電圧VOUT(実線)、ゲート信号G11(一点鎖線)、ゲート信号G12(二点鎖線)、ゲート信号G13(破線)、比較信号Sa、遅延信号Sb(延いては駆動信号Sc)、MISFET25hのオン/オフ状態、および、MISFET25i、25jそれぞれのオン/オフ状態が描写されている。本図では、ソース電極12(出力電極OUT)に少なくとも誘導性負荷L(例えばハーネスのインダクタンス成分)が接続されているものとする。
[0810]
 時刻t41において、イネーブル信号ENがハイレベルに立ち上げられると、ゲート信号G11、G12、G13のチャージが開始されるので、出力電圧VOUTが上昇し始める。ただし、この時点では、VOUT<VthHであるので、Sa=Lであり、延いては、Sb(=Sc)=Lである。従って、MISFET25hはオフしている。また、MISFET25i、25jもオフである。その結果、パワーMISFET9の第1ゲートおよび第2ゲートとソースとの間がいずれも開放状態となる。このとき、パワーMISFET9の特性チャネル割合RCは、最大値(例えば75%)となる。
[0811]
 時刻t42において、VOUT>VthHになると、比較信号Saがハイレベルに立ち上がる。ただし、遅延信号Sb(延いては駆動信号Sc)は、遅延時間Tdが経過するまでローレベルに維持されるので、MISFET25hはオフのままとなる。また、MISFET25i、25jもオフのままである。従って、パワーMISFET9の特性チャネル割合RCは、最大値(例えば75%)に維持される。
[0812]
 時刻t43において、比較信号Saの立上り時点から遅延時間Tdが経過すると、遅延信号Sb(延いては駆動信号Sc)がハイレベルに立ち上がる。従って、MISFET25hがオンするので、パワーMISFET9の第1ゲートとソースとの間が短絡状態(G11=VOUT)となる。その結果、パワーMISFET9の特性チャネル割合RCは、最大値から定常値(例えばRC=50%)に低下する。
[0813]
 その後、時刻t44において、イネーブル信号ENがローレベルに立ち下げられると、ゲート信号G11、G12、G13のディスチャージが開始されるので、出力電圧VOUTが電源電圧VBから低下し始める。
[0814]
 時刻t45において、VOUT<VthLになると、比較信号Saがローレベルに立ち下がり、遅延信号Sb(延いては駆動信号Sc)も遅滞なくローレベルに立ち下がる。従って、MISFET25hがオフするので、パワーMISFET9の第1ゲートとソースとの間が再び開放状態となる。その結果、パワーMISFET9の特性チャネル割合は、定常値から最大値(例えばRC=75%)に上昇する。
[0815]
 パワーMISFET9がオフしても、誘導性負荷Lは、パワーMISFET9のオン期間に蓄えたエネルギを放出するまで出力電流IOUTを流し続ける。その結果、出力電圧VOUTは、接地電圧GNDよりも低い負電圧まで急低下する。
[0816]
 ただし、時刻t47において、出力電圧VOUTが下限電圧VB-α(例えばVB-50V)まで低下すると、アクティブクランプ回路26の働きにより、パワーMISFET9がオンする(フルオフされない)ので、出力電流IOUTがパワーMISFET9を介して放電される。従って、出力電圧VOUTは、下限電圧VB-α以上に制限される。
[0817]
 つまり、アクティブクランプ回路26は、電源電圧VB基準で出力電圧VOUTを制限することにより、パワーMISFET9のドレイン・ソース間電圧Vds(=VB-VOUT)を所定のクランプ電圧Vclp(=α)以下に制限する。このようなアクティブクランプ動作は、誘導性負荷Lに蓄えられたエネルギが放出し尽くされて出力電流IOUTが流れなくなる時刻t48まで継続される。
[0818]
 一方、ゲート信号G11、G12に着目すると、イネーブル状態(EN=H)からディセーブル状態(EN=L)への遷移後、時刻t46において、出力電圧VOUTがチャネル切替電圧VB-β(>VB-α)まで低下すると、内部ノード電圧VxがMISFET25i、25jそれぞれのオンスレッショルド電圧よりも高くなる。従って、MISFET25i、25jがいずれもオンするので、パワーMISFET9の第1ゲートおよび第2ゲートとソースとの間がいずれも短絡状態(G11=G12=VOUT)となる。その結果、パワーMISFET9の特性チャネル割合は、定常値から最小値(例えばRC=25%)に低下する。
[0819]
 上記一連の動作をまとめると、次のようになる。まず、パワーMISFET9のオン遷移直後における第1期間T11(=時刻t41~t43)では、ゲート制御回路25のMISFET25h~25jがいずれもオフするので、パワーMISFET9の特性チャネル割合が最大値(例えばRC=75%)に設定される。
[0820]
 すなわち、半導体装置X3の起動時には、パワーMISFET9のオン抵抗RONが定常値よりも引き下げられた状態となる。従って、例えば、起動時に過大なラッシュ電流が流れ得る状況(容量性負荷接続時)でも、パワーMISFET9の消費電力W(図56の時刻t31~t33を参照)を抑制することができるので、過熱保護(特にΔTj保護)が掛かり難くなる。その結果、半導体装置X3の起動時間を短縮することが可能となる。
[0821]
 次に、パワーMISFET9のオン遷移完了後における第2期間T12(=時刻t43~t45)では、ゲート制御回路25のMISFET25hがオンするので、パワーMISFET9の特性チャネル割合RCが定常値(例えばRC=50%)に設定される。
[0822]
 すなわち、半導体装置X3の起動完了後には、パワーMISFET9のオン抵抗RONが定常値に戻された状態となる。例えば、起動直後のラッシュ電流(例えば数十A)と起動完了後の定常電流(数A)との差が大きい場合には、消費電力Wの低減よりも過電流の防止を優先し、パワーMISFET9のオン抵抗RONを引き下げたままとせずに定常値に戻しておくことが望ましい。
[0823]
 次に、パワーMISFET9のオフ遷移後における第3期間T13(=時刻t45~t46)では、ゲート制御回路25のMISFET25hが再びオフするので、パワーMISFET9の特性チャネル割合が最大値(例えばRC=75%)に設定される。
[0824]
 すなわち、半導体装置X3の停止時には、半導体装置X3の起動時と同じく、パワーMISFET9のオン抵抗RONが定常値よりも引き下げられた状態となる。従って、パワーMISFET9の消費電力W(図56の時刻t34~t36を参照)を抑制することができるので、半導体装置X3の安全性を高めることが可能となる。
[0825]
 次に、アクティブクランプ動作時における第4期間T14(=t46~t48)では、ゲート制御回路25のMISFET25i、25jがいずれもオンするので、パワーMISFET9の特性チャネル割合が最小値(例えばRC=25%)に設定される。
[0826]
 すなわち、半導体装置X3のアクティブクランプ動作時には、パワーMISFET9のオン抵抗RONが定常値よりも引き上げられた状態となる。従って、誘導性負荷Lの逆起電力に起因する急激な温度上昇を抑制することができるので、アクティブクランプ耐量Eacの向上を図ることが可能となる。
[0827]
 上記で説明した3モード制御(例えばRC=25%、50%、75%)は、ハイサイドスイッチICに限らず、ローサイドスイッチICにも適用することが可能である。
[0828]
 図59は、過電流保護回路34の一構成例を示す図である。本構成例の過電流保護回路34は、パワーMISFET9に流れる出力電流IOUTを検出して所定の上限値Iocp以下に制限するように過電流保護信号S34を生成する回路ブロックであり、Nチャネル型のMISFET341、342と、抵抗343、344と、電流源345、346と、を含む。
[0829]
 電流源345、346それぞれの第1端は、いずれも昇圧電圧VGの印加端に接続されている。電流源345の第2端は、MISFET341のドレインに接続されている。電流源346の第2端は、MISFET342のドレインに接続されている。MISFET342のドレインは、過電流保護信号S34の出力端としてゲート制御回路25にも接続されている。MISFET341、342それぞれのゲートは、いずれもMISFET341のドレインに接続されている。
[0830]
 MISFET341のソースは、抵抗343(抵抗値:Rref)の第1端に接続されている。MISFET342のソースは、センサMISFET21のソース(=出力電流IOUTに応じたセンス電流Is(ただしIs:IOUT=1:α)の出力端)と共に、抵抗344(抵抗値:Rs)の第1端に接続されている。センサMISFET21のドレインは、ドレイン電極11に接続されている。センサMISFET21のゲートは、パワーMISFET9の第3ゲート(=MISFET25h~25jが接続されていない常時駆動ゲート)に接続しておくとよい。抵抗343、344それぞれの第2端は、出力電圧VOUTの印加端に接続されている。
[0831]
 上記構成から成る過電流保護回路34において、MISFET341のソースには、基準電圧Vref(=Iref×Rref+VOUT)が生成される。一方、MISFET342のソースには、センス電圧Vs(=(Iref+Is)×Rs+VOUT)が生成される。従って、過電流保護信号S34は、センス電圧Vsが基準電圧Vrefよりも低いときにローレベル(=異常未検出時の論理レベル)となり、センス電圧Vsが基準電圧Vrefよりも高いときにハイレベル(=異常検出時の論理レベル)となる。
[0832]
 ここで、パワーMISFET9のオン抵抗RONが可変値であって、センサMISFET21のオン抵抗RON2が固定値である場合、オン抵抗RONの切替制御に応じて、センス電流Isと出力電流IOUTとの電流比α(>0)が変化する。その結果、出力電流IOUTの上限値Iocpがオン抵抗RONに応じて自動的に切り替わることになる。
[0833]
 例えば、半導体装置X3の起動時において、オン抵抗RONが定常値よりも引き下げられている場合には、センス電流Isと出力電流IOUTとの電流比αが大きくなるので、出力電流IOUTの上限値Iocpが高くなる。従って、過渡的なラッシュ電流に対して過電流保護が掛かり難くなるので、半導体装置X3を円滑に起動することができる。
[0834]
 一方、半導体装置X3の起動完了後において、オン抵抗RONが定常値に戻されている場合には、上記の電流比αが小さくなるので、出力電流IOUTの上限値Iocpが低くなる。従って、定常時における半導体装置X3の安全性を高めることが可能となる。
[0835]
 以下、この明細書および図面から抽出される特徴の例を示す。
[0836]
 [A1]半導体層と、前記半導体層に形成された絶縁ゲート型の第1トランジスタと、前記半導体層に形成された絶縁ゲート型の第2トランジスタと、前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層の上に形成され、通常動作時に前記第1トランジスタおよび前記第2トランジスタをオン状態に制御し、アクティブクランプ動作時に前記第1トランジスタをオフ状態に制御すると共に前記第2トランジスタをオン状態に制御する制御信号を伝達する制御配線と、を含む、半導体装置。
[0837]
 この半導体装置によれば、通常動作時には、第1トランジスタおよび第2トランジスタを利用して電流を流すことができる。これにより、オン抵抗の低減を図ることができる。一方、アクティブクランプ動作時には、第1トランジスタを停止させた状態で第2トランジスタを利用して電流を流すことができる。これにより、逆起電力に起因する急激な温度上昇を抑制しながら、第2トランジスタによって逆起電力を消費(吸収)できる。その結果、アクティブクランプ耐量の向上を図ることができる。よって、優れたオン抵抗および優れたアクティブクランプ耐量を両立できる。
[0838]
 [A2]前記制御配線は、前記第1トランジスタに電気的に接続された第1制御配線、および、前記第1トランジスタから電気的に絶縁された状態で前記第2トランジスタに電気的に接続された第2制御配線を含む、A1に記載の半導体装置。
[0839]
 [A3]半導体層と、前記半導体層に形成された絶縁ゲート型の第1トランジスタと、前記半導体層に形成された絶縁ゲート型の第2トランジスタと、前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層に形成され、通常動作時に前記第1トランジスタおよび前記第2トランジスタをオン状態に制御し、アクティブクランプ動作時に前記第1トランジスタをオフ状態に制御すると共に前記第2トランジスタをオン状態に制御する制御回路と、を含む、半導体装置。
[0840]
 この半導体装置によれば、通常動作時には、第1トランジスタおよび第2トランジスタを利用して電流を流すことができる。これにより、オン抵抗の低減を図ることができる。一方、アクティブクランプ動作時には、第1トランジスタを停止させた状態で第2トランジスタを利用して電流を流すことができる。これにより、逆起電力に起因する急激な温度上昇を抑制しながら、第2トランジスタによって逆起電力を消費(吸収)できる。その結果、アクティブクランプ耐量の向上を図ることができる。よって、優れたオン抵抗および優れたアクティブクランプ耐量を両立できる。
[0841]
 [A4]半導体層と、第1チャネルを含み、前記半導体層に形成された絶縁ゲート型の第1トランジスタと、第2チャネルを含み、前記半導体層に形成された絶縁ゲート型の第2トランジスタと、前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層の上に形成され、アクティブクランプ動作時における前記第1チャネルおよび前記第2チャネルの利用率が、零を超えて通常動作時における前記第1チャネルおよび前記第2チャネルの利用率未満となるように前記第1トランジスタおよび前記第2トランジスタを制御する制御信号を伝達する制御配線と、を含む、半導体装置。
[0842]
 この半導体装置によれば、通常動作時では、第1チャネルおよび第2チャネルの利用率が相対的に増加する。これにより、電流経路が相対的に増加するから、オン抵抗の低減を図ることができる。一方、アクティブクランプ動作時では、第1チャネルおよび第2チャネルの利用率が相対的に減少する。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量の向上を図ることができる。よって、優れたオン抵抗および優れたアクティブクランプ耐量の両立を図ることができる。
[0843]
 [A5]前記制御配線は、前記第1トランジスタに電気的に接続された第1制御配線、および、前記第1トランジスタから電気的に絶縁された状態で前記第2トランジスタに電気的に接続された第2制御配線を含む、A4に記載の半導体装置。
[0844]
 [A6]半導体層と、第1チャネルを含み、前記半導体層に形成された絶縁ゲート型の第1トランジスタと、第2チャネルを含み、前記半導体層に形成された絶縁ゲート型の第2トランジスタと、前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層に形成され、アクティブクランプ動作時における前記第1チャネルおよび前記第2チャネルの利用率が、零を超えて通常動作時における前記第1チャネルおよび前記第2チャネルの利用率未満となるように前記第1トランジスタおよび前記第2トランジスタを制御する制御回路と、を含む、半導体装置。
[0845]
 この半導体装置によれば、通常動作時では、第1チャネルおよび第2チャネルの利用率が相対的に増加する。これにより、電流経路が相対的に増加するから、オン抵抗の低減を図ることができる。一方、アクティブクランプ動作時では、第1チャネルおよび第2チャネルの利用率が相対的に減少する。これにより、逆起電力に起因する急激な温度上昇を抑制できるから、アクティブクランプ耐量の向上を図ることができる。よって、優れたオン抵抗および優れたアクティブクランプ耐量の両立を図ることができる。
[0846]
 [A7]前記第1チャネルは、平面視において第1割合で形成されており、前記第2チャネルは、平面視において前記第1割合とは異なる第2割合で形成されている、A4~A6のいずれか一つに記載の半導体装置。
[0847]
 [A8]前記第2チャネルは、前記第1割合未満の前記第2割合で形成されている、A7に記載の半導体装置。
[0848]
 [A9]前記第1トランジスタは、前記半導体層に接する第1絶縁層および前記第1絶縁層を挟んで前記半導体層に対向する第1電極を有する第1ゲート構造を含み、前記第2トランジスタは、前記半導体層に接する第2絶縁層および前記第2絶縁層を挟んで前記半導体層に対向する第2電極を有する第2ゲート構造を含む、A1~A8のいずれか一つに記載の半導体装置。
[0849]
 [A10]前記第1トランジスタは、複数の前記第1ゲート構造を含み、前記第2トランジスタは、複数の前記第2ゲート構造を含む、A9に記載の半導体装置。
[0850]
 [A11]複数の前記第2ゲート構造は、1個または複数の前記第1ゲート構造を挟む態様で、複数の前記第1ゲート構造と交互に配列されている、A10に記載の半導体装置。
[0851]
 [A12]複数の前記第1ゲート構造は、第1方向に沿って間隔を空けて形成され、前記第1方向に交差する第2方向に沿って帯状にそれぞれ延びており、複数の前記第2ゲート構造は、前記第1方向に沿って間隔を空けて形成され、前記第2方向に沿って帯状にそれぞれ延びている、A10またはA11に記載の半導体装置。
[0852]
 [A13]前記半導体層は、主面を含み、前記第1ゲート構造は、前記主面に形成された第1トレンチ、前記第1トレンチの内壁に沿う前記第1絶縁層、および、前記第1絶縁層を挟んで前記第1トレンチに埋設された前記第1電極を含む第1トレンチゲート構造を有し、前記第2ゲート構造は、前記主面に形成された第2トレンチ、前記第2トレンチの内壁に沿う前記第2絶縁層、および、前記第2絶縁層を挟んで前記第2トレンチに埋設された前記第2電極を含む第2トレンチゲート構造を有している、A9~A12のいずれか一つに記載の半導体装置。
[0853]
 [A14]前記第1電極は、前記第1絶縁層を挟んで前記第1トレンチの底壁側に埋設された第1底側電極、前記第1絶縁層を挟んで前記第1トレンチの開口側に埋設された第1開口側電極、ならびに、前記第1底側電極および前記第1開口側電極の間に介在する第1中間絶縁層を含む絶縁分離型の電極構造を有しており、前記第2電極は、前記第2絶縁層を挟んで前記第2トレンチの底壁側に埋設された第2底側電極、前記第2絶縁層を挟んで前記第2トレンチの開口側に埋設された第2開口側電極、ならびに、前記第2底側電極および前記第2開口側電極の間に介在する第2中間絶縁層を含む絶縁分離型の電極構造を有している、A13に記載の半導体装置。
[0854]
 [A15]前記第2開口側電極は、前記第1開口側電極から電気的に絶縁されている、A14に記載の半導体装置。
[0855]
 [A16]前記第2底側電極は、前記第1底側電極に電気的に接続されている、A14またはA15に記載の半導体装置。
[0856]
 [A17]前記第2底側電極は、前記第1底側電極から電気的に絶縁されている、A14またはA15に記載の半導体装置。
[0857]
 [A18]前記第1電極は、一体物として前記第1トレンチに埋設されており、前記第2電極は、一体物として前記第2トレンチに埋設されている、A13に記載の半導体装置。
[0858]
 [A19]実装基板と、前記実装基板に実装されたA1~A18のいずれか一つに記載の半導体装置と、を含む、回路モジュール。
[0859]
 [B1]複数のゲート信号の個別制御によりオン抵抗が変化するゲート分割トランジスタと、前記ゲート分割トランジスタのオン遷移時に前記オン抵抗を定常値よりも引き下げるように前記複数のゲート信号を個別に制御するゲート制御回路と、を含む、半導体回路。
[0860]
 [B2]前記ゲート分割トランジスタの両端間電圧をクランプ電圧以下に制限するアクティブクランプ回路をさらに含み、前記ゲート制御回路は、前記アクティブクランプ回路の動作前に前記オン抵抗を前記定常値よりも引き上げるように前記複数のゲート信号を個別に制御する、B1に記載の半導体回路。
[0861]
 [B3]前記ゲート分割トランジスタに流れる電流を制限する過電流保護回路をさらに含む、B1またはB2に記載の半導体回路。
[0862]
 [B4]前記ゲート分割トランジスタの温度、または、前記ゲート分割トランジスタおよび他の回路ブロックの温度差に応じて、前記ゲート分割トランジスタを強制的にオフさせる過熱保護回路をさらに含む、B1~B3のいずれか一つに記載の半導体回路。
[0863]
 [B5]B1~B4のいずれか一つに記載の半導体回路と、前記半導回路に接続された負荷と、を含む、電子機器。
[0864]
 [B6]半導体層と、前記半導体層に作り込まれたB1~B5のいずれか一つに記載の半導体回路と、を含む、半導体装置。
[0865]
 [B7]B6に記載の半導体装置と、前記半導体装置に接続された負荷と、を含む、電子機器。
[0866]
 [C1]半導体層と、前記半導体層に形成された絶縁ゲート型の複数のトランジスタと、前記半導体層に形成され、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗と異なるように複数の前記トランジスタをオンオフ制御する制御回路と、を含む、半導体装置。
[0867]
 [C2]前記制御回路は、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗を超えるように複数の前記トランジスタをオンオフ制御する、C1に記載の半導体装置。
[0868]
 [D1]半導体層と、前記半導体層に形成された絶縁ゲート型の複数のトランジスタと、複数の前記トランジスタに電気的に接続されるように前記半導体層の上に形成され、複数の前記トランジスタを個別にそれぞれ制御する複数の制御配線と、を含む、半導体装置。
[0869]
 [D2]複数の前記制御配線は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数と異なるように複数の前記トランジスタをオンオフ制御する制御信号を伝達する、D1に記載の半導体装置。
[0870]
 [D3]複数の前記制御配線は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数未満になるように複数の前記トランジスタをオンオフ制御する制御信号を伝達する、D1またはD2に記載の半導体装置。
[0871]
 [D4]複数の前記制御配線は、アクティブクランプ動作時におけるチャネル利用率が通常動作時におけるチャネル利用率と異なるように複数の前記トランジスタをオンオフ制御する制御信号を伝達する、D1~D3のいずれか一つに記載の半導体装置。
[0872]
 [D5]複数の前記制御配線は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数未満となるように複数の前記トランジスタをオンオフ制御する制御信号を伝達する、D1~D4のいずれか一つに記載の半導体装置。
[0873]
 [E1]主面を有する半導体層と、前記主面に形成された第1トレンチ、前記第1トレンチの内壁に沿う第1絶縁層、前記第1絶縁層を挟んで前記第1トレンチの底壁側に埋設された第1底側電極、前記第1絶縁層を挟んで前記第1トレンチの開口側に埋設された第1開口側電極、ならびに、前記第1底側電極および前記第1開口側電極の間に介在する第1中間絶縁層を含む第1トレンチゲート構造と、前記主面に形成された第2トレンチ、前記第2トレンチの内壁に沿う第2絶縁層、前記第2絶縁層を挟んで前記第2トレンチの底壁側に埋設された第2底側電極、前記第2絶縁層を挟んで前記第2トレンチの開口側に埋設された第2開口側電極、ならびに、前記第2底側電極および前記第2開口側電極の間に介在する第2中間絶縁層を含む第2トレンチゲート構造と、前記半導体層において前記第1トレンチゲート構造に隣接して形成され、前記第1トレンチゲート構造によって制御される第1チャネルと、前記半導体層において前記第2トレンチゲート構造に隣接して形成され、前記第2トレンチゲート構造によって制御される第2チャネルと、を含む、半導体装置。
[0874]
 [E2]前記半導体層の上において前記第1開口側電極に電気的に接続された第1制御配線と、前記半導体層の上において前記第2開口側電極に電気的に接続された第2制御配線と、前記半導体層の上において前記第1底側電極および前記第2底側電極に電気的に接続された第3制御配線と、をさらに含む、E1に記載の半導体装置。
[0875]
 [E3]前記半導体層の上において前記第1底側電極および前記第1開口側電極に電気的に接続された第1制御配線と、前記半導体層の上において前記第2底側電極および前記第2開口側電極に電気的に接続された第2制御配線と、をさらに含む、E1に記載の半導体装置。
[0876]
 [E4]前記半導体層に形成され、前記第1トレンチゲート構造および前記第2トレンチゲート構造を個別にそれぞれ制御する制御回路をさらに含む、E1~E3のいずれか一つに記載の半導体装置。
[0877]
 [F1]半導体層と、前記半導体層に形成された絶縁ゲート型の複数のトランジスタと、複数の前記トランジスタに電気的に接続されるように前記半導体層に形成され、複数の前記トランジスタを個別にそれぞれ制御する制御回路と、を含む、半導体装置。
[0878]
 [F2]前記制御回路は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数と異なるように複数の前記トランジスタをオンオフ制御する、F1に記載の半導体装置。
[0879]
 [F3]前記制御回路は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数未満になるように複数の前記トランジスタをオンオフ制御する、F1またはF2に記載の半導体装置。
[0880]
 [F4]前記制御回路は、アクティブクランプ動作時におけるチャネル利用率が通常動作時におけるチャネル利用率と異なるように複数の前記トランジスタをオンオフ制御する、F1~F3のいずれか一つに記載の半導体装置。
[0881]
 [F5]前記制御回路は、アクティブクランプ動作時におけるチャネル利用率が通常動作時におけるチャネル利用率未満となるように複数の前記トランジスタをオンオフ制御する、F1~F4のいずれか一つに記載の半導体装置。
[0882]
 [G1]一方側の第1主面および他方側の第2主面を有する半導体層と、前記第1主面の表層部に形成された第1導電型のドリフト領域と、前記半導体層において前記ドリフト領域に対して前記第2主面側の領域に形成され、前記ドリフト領域を超える不純物濃度を有する第1導電型のドレイン領域と、前記第1主面に形成された第1トレンチゲート構造と、前記第1トレンチゲート構造から間隔を空けて形成された第2トレンチゲート構造と、前記第1トレンチゲート構造に隣接して前記ドリフト領域に形成され、前記第1トレンチゲート構造によって制御される第1チャネルと、前記第2トレンチゲート構造に隣接して前記ドリフト領域に形成され、前記第2トレンチゲート構造によって前記第1チャネルから電気的に独立して制御される第2チャネルと、を含む、半導体装置。
[0883]
 [G2]前記ドリフト領域の表層部に形成された第2導電型のボディ領域と、前記ドリフト領域との間で前記第1チャネルを区画するように前記第1トレンチゲート構造に隣接して前記ボディ領域の表層部に形成され、前記ドリフト領域を超える不純物濃度を有する第1導電型の第1ソース領域と、前記ドリフト領域との間で前記第2チャネルを区画するように前記第2トレンチゲート構造に隣接して前記ボディ領域の表層部に形成され、前記ドリフト領域を超える不純物濃度を有する第1導電型の第2ソース領域と、をさらに含む、G1に記載の半導体装置。
[0884]
 [G3]前記第1トレンチゲート構造に隣接して前記ボディ領域の表層部に形成され、前記ボディ領域を超える不純物濃度を有する第2導電型の第1コンタクト領域と、前記第2トレンチゲート構造に隣接して前記ボディ領域の表層部に形成され、前記ボディ領域を超える不純物濃度を有する第2導電型の第2コンタクト領域と、をさらに含む、G2に記載の半導体装置。
[0885]
 [G4]前記第1主面の上において前記半導体層を被覆する層間絶縁層と、前記層間絶縁層の上に形成され、前記層間絶縁層を貫通して前記第1トレンチゲート構造および前記第2トレンチゲート構造に電気的に接続された複数の制御配線と、をさらに含む、G1~G3のいずれか一つに記載の半導体装置。
[0886]
 [G5]前記ドレイン領域は、前記ドリフト領域の厚さを超える厚さを有している、G1~G4のいずれか一つに記載の半導体装置。
[0887]
 [G6]前記第1トレンチゲート構造は、前記ドリフト領域の底部から前記第1主面側に第1間隔を空けて前記第1主面に形成され、前記第2トレンチゲート構造は、前記ドリフト領域の底部から前記第1主面側に第2間隔を空けて前記第1主面に形成されている、G1~G5のいずれか一つに記載の半導体装置。
[0888]
 [G7]前記ドリフト領域は、5μm以上20μm以下の厚さを有し、前記第1間隔および前記第2間隔は、それぞれ1μm以上10μm以下である、G6に記載の半導体装置。
[0889]
 [H1]半導体層と、前記半導体層に形成された絶縁ゲート型の複数のトランジスタと、複数の前記トランジスタに電気的に接続されるように前記半導体層に形成され、複数の前記トランジスタを個別にそれぞれ制御する制御信号を生成する制御回路と、複数の前記トランジスタおよび前記制御回路に電気的に接続されるように前記半導体層の上に形成され、前記制御回路によって生成された前記制御信号を複数の前記トランジスタにそれぞれ伝達する複数の制御配線と、を含む、半導体装置。
[0890]
 [H2]前記制御回路は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数と異なるように複数の前記トランジスタをオンオフ制御する制御信号を生成する、H1に記載の半導体装置。
[0891]
 [H3]前記制御回路は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数未満になるように複数の前記トランジスタをオンオフ制御する制御信号を生成する、H1またはH2に記載の半導体装置。
[0892]
 [H4]前記制御回路は、アクティブクランプ動作時におけるチャネル利用率が通常動作時におけるチャネル利用率と異なるように複数の前記トランジスタをオンオフ制御する制御信号を生成する、H1~H3のいずれか一つに記載の半導体装置。
[0893]
 [H5]前記制御回路は、アクティブクランプ動作時におけるチャネル利用率が通常動作時におけるチャネル利用率未満となるように複数の前記トランジスタをオンオフ制御する制御信号を生成する、H1~H4のいずれか一つに記載の半導体装置。
[0894]
 [I1]半導体層と、前記半導体層に形成された第1トレンチゲート構造と、前記第1トレンチゲート構造から間隔を空けて前記半導体層に形成された第2トレンチゲート構造と、前記半導体装置において前記第1トレンチゲート構造および前記第2トレンチゲート構造の間の領域に区画されたセル領域と、前記第1トレンチゲート構造に隣接して前記セル領域に形成され、前記第1トレンチゲート構造によって制御される第1チャネルと、前記第2トレンチゲート構造に隣接して前記セル領域に形成され、前記第2トレンチゲート構造によって前記第1チャネルから電気的に独立して制御される第2チャネルと、を含む、半導体装置。
[0895]
 [I2]複数の前記第1トレンチゲート構造が、前記半導体層に間隔を空けて形成され、複数の前記第2トレンチゲート構造が、前記半導体層において複数の前記第1トレンチゲート構造と交互に間隔を空けて形成され、複数の前記セル領域が、対応する前記第1トレンチゲート構造および前記第2トレンチゲート構造の間の領域にそれぞれ区画され、前記第1チャネルは、前記第1トレンチゲート構造に隣接して各前記セル領域に形成され、前記第2チャネルは、前記第2トレンチゲート構造に隣接して各前記セル領域に形成されている、I1に記載の半導体装置。
[0896]
 [I3]前記第1チャネルは、互いに異なる第1チャネル面積で複数の前記セル領域にそれぞれ形成されており、前記第2チャネルは、互いに異なる第2チャネル面積で複数の前記セル領域にそれぞれ形成されている、I1またはI2に記載の半導体装置。
[0897]
 [J1]半導体層と、前記半導体層に区画された出力領域と、前記半導体層に区画された入力領域と、前記出力領域に形成された絶縁ゲート型の複数のトランジスタと、前記入力領域に形成され、通常動作時およびアクティブクランプ動作時において異なる方式で複数の前記トランジスタをオンオフ制御する制御回路と、を含む、半導体装置。
[0898]
 [J2]複数の前記トランジスタは、第1トランジスタ、および、前記第1トランジスタから電気的に独立した第2トランジスタを含み、前記制御回路は、前記第1トランジスタおよび前記第2トランジスタを個別的に制御する複数の制御信号を同時に生成する、J1に記載の半導体装置。
[0899]
 [J3]前記出力領域において複数の前記トランジスタのゲートに接続され、前記出力領域において前記制御回路に電気的に接続されるように前記半導体層の上に形成された複数の制御配線をさらに含む、J1またはJ2に記載の半導体装置。
[0900]
 [J4]前記入力領域は、前記出力領域の平面面積未満の平面面積を有している、J1~J3のいずれか一つに記載の半導体装置。
[0901]
 [K1]主面を有する半導体層と、前記主面に形成されたトレンチ、前記トレンチの内壁に沿う絶縁層、前記絶縁層を挟んで前記トレンチの底壁側に埋設された底側電極、前記絶縁層を挟んで前記トレンチの開口側に埋設された開口側電極、ならびに、前記底側電極および前記開口側電極の間に介在する中間絶縁層を含むトレンチゲート構造と、前記トレンチに交差する方向に延び、前記トレンチに連通するように前記主面に形成されたコンタクトトレンチ、前記コンタクトトレンチの内壁に沿うコンタクト絶縁層、および、前記底側電極に接続されるように前記コンタクト絶縁層を挟んで前記コンタクトトレンチに埋設されたコンタクト電極を含むトレンチコンタクト構造と、を含む、半導体装置。
[0902]
 [K2]前記コンタクト絶縁層は、前記コンタクトトレンチから前記トレンチ内に引き出され、前記トレンチ内において前記絶縁層および前記中間絶縁層に接続されており、前記コンタクト電極は、前記コンタクトトレンチから前記トレンチ内に引き出され、前記トレンチ内において前記底側電極に接続されている、K1に記載の半導体装置。
[0903]
 [L1]複数のゲート信号の個別制御によりオン抵抗が変化するゲート分割トランジスタを含む半導体装置と、前記半導体装置に電気的に接続され、前記ゲート分割トランジスタのオン遷移時に前記オン抵抗を定常値よりも引き下げるように前記複数のゲート信号を個別に制御するゲート制御回路と、を含む、半導体回路。
[0904]
 [L2]前記ゲート分割トランジスタの両端間電圧をクランプ電圧以下に制限するアクティブクランプ回路をさらに含み、前記ゲート制御回路は、前記アクティブクランプ回路の動作前に前記オン抵抗を前記定常値よりも引き上げるように前記複数のゲート信号を個別に制御する、L1に記載の半導体回路。
[0905]
 [L3]前記ゲート分割トランジスタに流れる電流を制限する過電流保護回路をさらに含む、L1またはL2に記載の半導体回路。
[0906]
 [L4]前記ゲート分割トランジスタの温度、または、前記ゲート分割トランジスタおよび他の回路ブロックの温度差に応じて、前記ゲート分割トランジスタを強制的にオフさせる過熱保護回路をさらに含む、L1~L3のいずれか一つに記載の半導体回路。
[0907]
 [L5]L1~L4のいずれか一つに記載の半導体回路と、前記半導回路に接続された負荷と、を含む、電子機器。
[0908]
 [M1]半導体層と、前記半導体層に形成された第1ゲート構造と、前記半導体層に形成された第2ゲート構造と、前記半導体層に前記第1ゲート構造に隣接して第1チャネル面積で形成され、前記第1ゲート構造によって制御される第1チャネルと、前記半導体層に前記第2ゲート構造に隣接して前記第1チャネル面積とは異なる第2チャネル面積で形成され、前記第2ゲート構造によって制御される第2チャネルと、を含む、半導体装置。
[0909]
 [M2]前記第2ゲート構造は、前記第1ゲート構造から電気的に独立しており、前記第2チャネルは、前記第1チャネルから電気的に独立して制御される、M1に記載の半導体装置。
[0910]
 [N1]複数のゲート信号の個別制御によりオン抵抗が変化するゲート分割トランジスタと、前記複数のゲート信号を個別に制御するゲート制御回路と、を含む、半導体装置。
[0911]
 [N2]前記ゲート制御回路は、前記ゲート分割トランジスタのオン遷移時に前記オン抵抗を定常値よりも引き下げる、N1に記載の半導体装置。
[0912]
 [N3]前記ゲート分割トランジスタの両端間電圧を所定のクランプ電圧以下に制限するアクティブクランプ回路をさらに含み、前記ゲート制御回路は、前記アクティブクランプ回路の動作前に前記オン抵抗を前記定常値よりも引き上げるように前記複数のゲート信号を個別に制御する、N1またはN2に記載の半導体装置。
[0913]
 [N4]前記ゲート分割トランジスタは、第1ゲートおよび第2ゲートと、前記アクティブクランプ回路が接続される第3ゲートを有し、前記ゲート制御回路は、前記ゲート分割トランジスタの前記第1ゲートおよびソースの間に接続され、前記オン抵抗を前記定常値よりも引き下げるときにオフする第1スイッチと、前記ゲート分割トランジスタの前記第1ゲートおよび前記第2ゲートと前記ソースとの間にそれぞれ接続されており、前記オン抵抗を前記定常値よりも引き上げるときにオンする第2スイッチおよび第3スイッチと、を含む、N3に記載の半導体装置。
[0914]
 [N5]前記ゲート分割トランジスタの出力電圧を監視して前記第1スイッチの駆動信号を生成する出力電圧監視回路をさらに含む、N4に記載の半導体装置。
[0915]
 [N6]前記出力電圧監視回路は、所定の閾値電圧を生成する閾値電圧生成部と、前記出力電圧と前記閾値電圧とを比較して比較信号を生成するコンパレータと、前記比較信号に所定の遅延を与えて遅延信号を生成する遅延部と、前記遅延信号をレベルシフトして前記駆動信号を生成するレベルシフタと、を含む、N5に記載の半導体装置。
[0916]
 [N7]前記第2スイッチおよび前記第3スイッチは、それぞれ、前記アクティブクランプ回路の内部ノード電圧に応じてオン/オフされる、N4~N6のいずれか一つに記載の半導体装置。
[0917]
 [N8]前記アクティブクランプ回路は、前記ゲート分割トランジスタのドレインに接続されたカソードを有するツェナーダイオードと、前記ツェナーダイオードのアノードに接続されたアノードを有するダイオードと、前記ゲート分割トランジスタのドレインに接続されたドレイン、前記ゲート分割トランジスタの前記第3ゲートに接続されたソース、および、前記ダイオードのカソードに接続されたゲートを有するトランジスタと、を含む、N4~N7のいずれか一つに記載の半導体装置。
[0918]
 [N9]前記ゲート分割トランジスタに流れる出力電流を検出して所定の上限値以下に制限する過電流保護回路をさらに含む、N1~N8のいずれか一つに記載の半導体装置。
[0919]
 [N10]温度上昇から前記ゲート分割トランジスタを保護する過熱保護回路をさらに含む、N1~N9のいずれか一項に記載の半導体装置。
[0920]
 [N11]前記過熱保護回路は、前記ゲート分割トランジスタの温度が所定の上限値に達したとき、もしくは、前記ゲート分割トランジスタと他の回路ブロックとの温度差が所定の上限値に達したときに、前記ゲート分割トランジスタを強制的にオフさせる、N10に記載の半導体装置。
[0921]
 [N12]N1~11のいずれか一項に記載の半導体装置と、前記半導体装置に接続される負荷と、を含む、電子機器。
[0922]
 この出願は、2018年12月21日に日本国特許庁に提出された特願2018-240076号、および、2019年2月18日に日本国特許庁に提出された特願2019-026833号に対応しており、これらの出願の全開示はここに引用により組み込まれる。本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。

符号の説明

[0923]
1   半導体装置
2   半導体層
3   半導体層の第1主面
10  コントロールIC
17  ゲート制御配線
17A 第1ゲート制御配線
17B 第2ゲート制御配線
17C 第3ゲート制御配線
56  第1MISFET
57  第2MISFET
58  第1FET構造
60  第1トレンチゲート構造
68  第2FET構造
70  第2トレンチゲート構造
81  第1ゲートトレンチ
82  第1絶縁層
83  第1電極
86  第1底側電極
87  第1開口側電極
88  第1中間絶縁層
91  第1チャネル領域
101 第2ゲートトレンチ
102 第2絶縁層
103 第2電極
106 第2底側電極
107 第2開口側電極
108 第2中間絶縁層
111 第2チャネル領域
151 半導体装置
161 半導体装置
171 半導体装置
181 半導体装置
191 半導体装置
201 半導体装置
211 半導体装置
213 第1プレーナゲート構造
223 第2プレーナゲート構造
241 半導体装置
311 回路モジュール
312 実装基板
321 回路モジュール
322 実装基板
325 コントロールICデバイス
R1  第1チャネル割合
R2  第2チャネル割合
RU  チャネル利用率

請求の範囲

[請求項1]
 半導体層と、
 前記半導体層に形成された絶縁ゲート型の第1トランジスタと、
 前記半導体層に形成された絶縁ゲート型の第2トランジスタと、
 前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層の上に形成され、通常動作時に前記第1トランジスタおよび前記第2トランジスタをオン状態に制御し、アクティブクランプ動作時に前記第1トランジスタをオフ状態に制御すると共に前記第2トランジスタをオン状態に制御する制御信号を伝達する制御配線と、を含む、半導体装置。
[請求項2]
 前記制御配線は、前記第1トランジスタに電気的に接続された第1制御配線、および、前記第1トランジスタから電気的に絶縁された状態で前記第2トランジスタに電気的に接続された第2制御配線を含む、請求項1に記載の半導体装置。
[請求項3]
 半導体層と、
 前記半導体層に形成された絶縁ゲート型の第1トランジスタと、
 前記半導体層に形成された絶縁ゲート型の第2トランジスタと、
 前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層に形成され、通常動作時に前記第1トランジスタおよび前記第2トランジスタをオン状態に制御し、アクティブクランプ動作時に前記第1トランジスタをオフ状態に制御すると共に前記第2トランジスタをオン状態に制御する制御回路と、を含む、半導体装置。
[請求項4]
 半導体層と、
 第1チャネルを含み、前記半導体層に形成された絶縁ゲート型の第1トランジスタと、
 第2チャネルを含み、前記半導体層に形成された絶縁ゲート型の第2トランジスタと、
 前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層の上に形成され、アクティブクランプ動作時における前記第1チャネルおよび前記第2チャネルの利用率が、零を超えて通常動作時における前記第1チャネルおよび前記第2チャネルの利用率未満となるように前記第1トランジスタおよび前記第2トランジスタを制御する制御信号を伝達する制御配線と、を含む、半導体装置。
[請求項5]
 前記制御配線は、前記第1トランジスタに電気的に接続された第1制御配線、および、前記第1トランジスタから電気的に絶縁された状態で前記第2トランジスタに電気的に接続された第2制御配線を含む、請求項4に記載の半導体装置。
[請求項6]
 半導体層と、
 第1チャネルを含み、前記半導体層に形成された絶縁ゲート型の第1トランジスタと、
 第2チャネルを含み、前記半導体層に形成された絶縁ゲート型の第2トランジスタと、
 前記第1トランジスタおよび前記第2トランジスタに電気的に接続されるように前記半導体層に形成され、アクティブクランプ動作時における前記第1チャネルおよび前記第2チャネルの利用率が、零を超えて通常動作時における前記第1チャネルおよび前記第2チャネルの利用率未満となるように前記第1トランジスタおよび前記第2トランジスタを制御する制御回路と、を含む、半導体装置。
[請求項7]
 前記第1チャネルは、平面視において第1割合で形成されており、
 前記第2チャネルは、平面視において前記第1割合とは異なる第2割合で形成されている、請求項4~6のいずれか一項に記載の半導体装置。
[請求項8]
 前記第2チャネルは、前記第1割合未満の前記第2割合で形成されている、請求項7に記載の半導体装置。
[請求項9]
 前記第1トランジスタは、前記半導体層に接する第1絶縁層および前記第1絶縁層を挟んで前記半導体層に対向する第1電極を有する第1ゲート構造を含み、
 前記第2トランジスタは、前記半導体層に接する第2絶縁層および前記第2絶縁層を挟んで前記半導体層に対向する第2電極を有する第2ゲート構造を含む、請求項1~8のいずれか一項に記載の半導体装置。
[請求項10]
 前記第1トランジスタは、複数の前記第1ゲート構造を含み、
 前記第2トランジスタは、複数の前記第2ゲート構造を含む、請求項9に記載の半導体装置。
[請求項11]
 複数の前記第2ゲート構造は、1個または複数の前記第1ゲート構造を挟む態様で、複数の前記第1ゲート構造と交互に配列されている、請求項10に記載の半導体装置。
[請求項12]
 複数の前記第1ゲート構造は、第1方向に沿って間隔を空けて形成され、前記第1方向に交差する第2方向に沿って帯状にそれぞれ延びており、
 複数の前記第2ゲート構造は、前記第1方向に沿って間隔を空けて形成され、前記第2方向に沿って帯状にそれぞれ延びている、請求項10または11に記載の半導体装置。
[請求項13]
 前記半導体層は、主面を含み、
 前記第1ゲート構造は、前記主面に形成された第1トレンチ、前記第1トレンチの内壁に沿う前記第1絶縁層、および、前記第1絶縁層を挟んで前記第1トレンチに埋設された前記第1電極を含む第1トレンチゲート構造を有し、
 前記第2ゲート構造は、前記主面に形成された第2トレンチ、前記第2トレンチの内壁に沿う前記第2絶縁層、および、前記第2絶縁層を挟んで前記第2トレンチに埋設された前記第2電極を含む第2トレンチゲート構造を有している、請求項9~12のいずれか一項に記載の半導体装置。
[請求項14]
 前記第1電極は、前記第1絶縁層を挟んで前記第1トレンチの底壁側に埋設された第1底側電極、前記第1絶縁層を挟んで前記第1トレンチの開口側に埋設された第1開口側電極、ならびに、前記第1底側電極および前記第1開口側電極の間に介在する第1中間絶縁層を含む絶縁分離型の電極構造を有しており、
 前記第2電極は、前記第2絶縁層を挟んで前記第2トレンチの底壁側に埋設された第2底側電極、前記第2絶縁層を挟んで前記第2トレンチの開口側に埋設された第2開口側電極、ならびに、前記第2底側電極および前記第2開口側電極の間に介在する第2中間絶縁層を含む絶縁分離型の電極構造を有している、請求項13に記載の半導体装置。
[請求項15]
 前記第2開口側電極は、前記第1開口側電極から電気的に絶縁されている、請求項14に記載の半導体装置。
[請求項16]
 前記第2底側電極は、前記第1底側電極に電気的に接続されている、請求項14または15に記載の半導体装置。
[請求項17]
 前記第2底側電極は、前記第1底側電極から電気的に絶縁されている、請求項14または15に記載の半導体装置。
[請求項18]
 前記第1電極は、一体物として前記第1トレンチに埋設されており、
 前記第2電極は、一体物として前記第2トレンチに埋設されている、請求項13に記載の半導体装置。
[請求項19]
 実装基板と、
 前記実装基板に実装された請求項1~18のいずれか一項に記載の半導体装置と、を含む、回路モジュール。
[請求項20]
 複数のゲート信号の個別制御によりオン抵抗が変化するゲート分割トランジスタと、
 前記ゲート分割トランジスタのオン遷移時に前記オン抵抗を定常値よりも引き下げるように前記複数のゲート信号を個別に制御するゲート制御回路と、を含む、半導体回路。
[請求項21]
 前記ゲート分割トランジスタの両端間電圧をクランプ電圧以下に制限するアクティブクランプ回路をさらに含み、
 前記ゲート制御回路は、前記アクティブクランプ回路の動作前に前記オン抵抗を前記定常値よりも引き上げるように前記複数のゲート信号を個別に制御する、請求項20に記載の半導体回路。
[請求項22]
 前記ゲート分割トランジスタに流れる電流を制限する過電流保護回路をさらに含む、請求項20または21に記載の半導体回路。
[請求項23]
 前記ゲート分割トランジスタの温度、または、前記ゲート分割トランジスタおよび他の回路ブロックの温度差に応じて、前記ゲート分割トランジスタを強制的にオフさせる過熱保護回路をさらに含む、請求項20~22のいずれか一項に記載の半導体回路。
[請求項24]
 請求項20~23のいずれか一項に記載の半導体回路と、
 前記半導回路に接続された負荷と、を含む、電子機器。
[請求項25]
 半導体層と、
 前記半導体層に作り込まれた請求項20~23のいずれか一項に記載の半導体回路と、を含む、半導体装置。
[請求項26]
 請求項25に記載の半導体装置と、
 前記半導体装置に接続された負荷と、を含む、電子機器。
[請求項27]
 半導体層と、
 前記半導体層に形成された絶縁ゲート型の複数のトランジスタと、
 前記半導体層に形成され、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗と異なるように複数の前記トランジスタをオンオフ制御する制御回路と、を含む、半導体装置。
[請求項28]
 前記制御回路は、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗を超えるように複数の前記トランジスタをオンオフ制御する、請求項27に記載の半導体装置。
[請求項29]
 半導体層と、
 前記半導体層に形成された絶縁ゲート型の複数のトランジスタと、
 複数の前記トランジスタに電気的に接続されるように前記半導体層の上に形成され、複数の前記トランジスタを個別にそれぞれ制御する複数の制御配線と、を含む、半導体装置。
[請求項30]
 複数の前記制御配線は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数と異なるように複数の前記トランジスタをオンオフ制御する制御信号を伝達する、請求項29に記載の半導体装置。
[請求項31]
 複数の前記制御配線は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数未満になるように複数の前記トランジスタをオンオフ制御する制御信号を伝達する、請求項29または30に記載の半導体装置。
[請求項32]
 複数の前記制御配線は、アクティブクランプ動作時におけるチャネル利用率が通常動作時におけるチャネル利用率と異なるように複数の前記トランジスタをオンオフ制御する制御信号を伝達する、請求項29~31のいずれか一項に記載の半導体装置。
[請求項33]
 複数の前記制御配線は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数未満となるように複数の前記トランジスタをオンオフ制御する制御信号を伝達する、請求項29~32のいずれか一項に記載の半導体装置。
[請求項34]
 主面を有する半導体層と、
 前記主面に形成された第1トレンチ、前記第1トレンチの内壁に沿う第1絶縁層、前記第1絶縁層を挟んで前記第1トレンチの底壁側に埋設された第1底側電極、前記第1絶縁層を挟んで前記第1トレンチの開口側に埋設された第1開口側電極、ならびに、前記第1底側電極および前記第1開口側電極の間に介在する第1中間絶縁層を含む第1トレンチゲート構造と、
 前記主面に形成された第2トレンチ、前記第2トレンチの内壁に沿う第2絶縁層、前記第2絶縁層を挟んで前記第2トレンチの底壁側に埋設された第2底側電極、前記第2絶縁層を挟んで前記第2トレンチの開口側に埋設された第2開口側電極、ならびに、前記第2底側電極および前記第2開口側電極の間に介在する第2中間絶縁層を含む第2トレンチゲート構造と、
 前記半導体層において前記第1トレンチゲート構造に隣接して形成され、前記第1トレンチゲート構造によって制御される第1チャネルと、
 前記半導体層において前記第2トレンチゲート構造に隣接して形成され、前記第2トレンチゲート構造によって制御される第2チャネルと、を含む、半導体装置。
[請求項35]
 前記半導体層の上において前記第1開口側電極に電気的に接続された第1制御配線と、
 前記半導体層の上において前記第2開口側電極に電気的に接続された第2制御配線と、
 前記半導体層の上において前記第1底側電極および前記第2底側電極に電気的に接続された第3制御配線と、をさらに含む、請求項34に記載の半導体装置。
[請求項36]
 前記半導体層の上において前記第1底側電極および前記第1開口側電極に電気的に接続された第1制御配線と、
 前記半導体層の上において前記第2底側電極および前記第2開口側電極に電気的に接続された第2制御配線と、をさらに含む、請求項34に記載の半導体装置。
[請求項37]
 前記半導体層に形成され、前記第1トレンチゲート構造および前記第2トレンチゲート構造を個別にそれぞれ制御する制御回路をさらに含む、請求項34~36のいずれか一項に記載の半導体装置。
[請求項38]
 半導体層と、
 前記半導体層に形成された絶縁ゲート型の複数のトランジスタと、
 複数の前記トランジスタに電気的に接続されるように前記半導体層に形成され、複数の前記トランジスタを個別にそれぞれ制御する制御回路と、を含む、半導体装置。
[請求項39]
 前記制御回路は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数と異なるように複数の前記トランジスタをオンオフ制御する、請求項38に記載の半導体装置。
[請求項40]
 前記制御回路は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数未満になるように複数の前記トランジスタをオンオフ制御する、請求項38または39に記載の半導体装置。
[請求項41]
 前記制御回路は、アクティブクランプ動作時におけるチャネル利用率が通常動作時におけるチャネル利用率と異なるように複数の前記トランジスタをオンオフ制御する、請求項38~40のいずれか一項に記載の半導体装置。
[請求項42]
 前記制御回路は、アクティブクランプ動作時におけるチャネル利用率が通常動作時におけるチャネル利用率未満となるように複数の前記トランジスタをオンオフ制御する、請求項38~41のいずれか一項に記載の半導体装置。
[請求項43]
 一方側の第1主面および他方側の第2主面を有する半導体層と、
 前記第1主面の表層部に形成された第1導電型のドリフト領域と、
 前記半導体層において前記ドリフト領域に対して前記第2主面側の領域に形成され、前記ドリフト領域を超える不純物濃度を有する第1導電型のドレイン領域と、
 前記第1主面に形成された第1トレンチゲート構造と、
 前記第1トレンチゲート構造から間隔を空けて形成された第2トレンチゲート構造と、
 前記第1トレンチゲート構造に隣接して前記ドリフト領域に形成され、前記第1トレンチゲート構造によって制御される第1チャネルと、
 前記第2トレンチゲート構造に隣接して前記ドリフト領域に形成され、前記第2トレンチゲート構造によって前記第1チャネルから電気的に独立して制御される第2チャネルと、を含む、半導体装置。
[請求項44]
 前記ドリフト領域の表層部に形成された第2導電型のボディ領域と、
 前記ドリフト領域との間で前記第1チャネルを区画するように前記第1トレンチゲート構造に隣接して前記ボディ領域の表層部に形成され、前記ドリフト領域を超える不純物濃度を有する第1導電型の第1ソース領域と、
 前記ドリフト領域との間で前記第2チャネルを区画するように前記第2トレンチゲート構造に隣接して前記ボディ領域の表層部に形成され、前記ドリフト領域を超える不純物濃度を有する第1導電型の第2ソース領域と、をさらに含む、請求項43に記載の半導体装置。
[請求項45]
 前記第1トレンチゲート構造に隣接して前記ボディ領域の表層部に形成され、前記ボディ領域を超える不純物濃度を有する第2導電型の第1コンタクト領域と、
 前記第2トレンチゲート構造に隣接して前記ボディ領域の表層部に形成され、前記ボディ領域を超える不純物濃度を有する第2導電型の第2コンタクト領域と、をさらに含む、請求項44に記載の半導体装置。
[請求項46]
 前記第1主面の上において前記半導体層を被覆する層間絶縁層と、
 前記層間絶縁層の上に形成され、前記層間絶縁層を貫通して前記第1トレンチゲート構造および前記第2トレンチゲート構造に電気的に接続された複数の制御配線と、をさらに含む、請求項43~45のいずれか一項に記載の半導体装置。
[請求項47]
 前記ドレイン領域は、前記ドリフト領域の厚さを超える厚さを有している、請求項43~46のいずれか一項に記載の半導体装置。
[請求項48]
 前記第1トレンチゲート構造は、前記ドリフト領域の底部から前記第1主面側に第1間隔を空けて前記第1主面に形成され、
 前記第2トレンチゲート構造は、前記ドリフト領域の底部から前記第1主面側に第2間隔を空けて前記第1主面に形成されている、請求項43~47のいずれか一項に記載の半導体装置。
[請求項49]
 前記ドリフト領域は、5μm以上20μm以下の厚さを有し、
 前記第1間隔および前記第2間隔は、それぞれ1μm以上10μm以下である、請求項48に記載の半導体装置。
[請求項50]
 半導体層と、
 前記半導体層に形成された絶縁ゲート型の複数のトランジスタと、
 複数の前記トランジスタに電気的に接続されるように前記半導体層に形成され、複数の前記トランジスタを個別にそれぞれ制御する制御信号を生成する制御回路と、
 複数の前記トランジスタおよび前記制御回路に電気的に接続されるように前記半導体層の上に形成され、前記制御回路によって生成された前記制御信号を複数の前記トランジスタにそれぞれ伝達する複数の制御配線と、を含む、半導体装置。
[請求項51]
 前記制御回路は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数と異なるように複数の前記トランジスタをオンオフ制御する制御信号を生成する、請求項50に記載の半導体装置。
[請求項52]
 前記制御回路は、アクティブクランプ動作時におけるオン状態の前記トランジスタの個数が通常動作時におけるオン状態の前記トランジスタの個数未満になるように複数の前記トランジスタをオンオフ制御する制御信号を生成する、請求項50または51に記載の半導体装置。
[請求項53]
 前記制御回路は、アクティブクランプ動作時におけるチャネル利用率が通常動作時におけるチャネル利用率と異なるように複数の前記トランジスタをオンオフ制御する制御信号を生成する、請求項50~52のいずれか一項に記載の半導体装置。
[請求項54]
 前記制御回路は、アクティブクランプ動作時におけるチャネル利用率が通常動作時におけるチャネル利用率未満となるように複数の前記トランジスタをオンオフ制御する制御信号を生成する、請求項50~53のいずれか一項に記載の半導体装置。
[請求項55]
 半導体層と、
 前記半導体層に形成された第1トレンチゲート構造と、
 前記第1トレンチゲート構造から間隔を空けて前記半導体層に形成された第2トレンチゲート構造と、
 前記半導体装置において前記第1トレンチゲート構造および前記第2トレンチゲート構造の間の領域に区画されたセル領域と、
 前記第1トレンチゲート構造に隣接して前記セル領域に形成され、前記第1トレンチゲート構造によって制御される第1チャネルと、
 前記第2トレンチゲート構造に隣接して前記セル領域に形成され、前記第2トレンチゲート構造によって前記第1チャネルから電気的に独立して制御される第2チャネルと、を含む、半導体装置。
[請求項56]
 複数の前記第1トレンチゲート構造が、前記半導体層に間隔を空けて形成され、
 複数の前記第2トレンチゲート構造が、前記半導体層において複数の前記第1トレンチゲート構造と交互に間隔を空けて形成され、
 複数の前記セル領域が、対応する前記第1トレンチゲート構造および前記第2トレンチゲート構造の間の領域にそれぞれ区画され、
 前記第1チャネルは、前記第1トレンチゲート構造に隣接して各前記セル領域に形成され、
 前記第2チャネルは、前記第2トレンチゲート構造に隣接して各前記セル領域に形成されている、請求項55に記載の半導体装置。
[請求項57]
 前記第1チャネルは、互いに異なる第1チャネル面積で複数の前記セル領域にそれぞれ形成されており、
 前記第2チャネルは、互いに異なる第2チャネル面積で複数の前記セル領域にそれぞれ形成されている、請求項56に記載の半導体装置。
[請求項58]
 半導体層と、
 前記半導体層に区画された出力領域と、
 前記半導体層に区画された入力領域と、
 前記出力領域に形成された絶縁ゲート型の複数のトランジスタと、
 前記入力領域に形成され、通常動作時およびアクティブクランプ動作時において異なる方式で複数の前記トランジスタをオンオフ制御する制御回路と、を含む、半導体装置。
[請求項59]
 複数の前記トランジスタは、第1トランジスタ、および、前記第1トランジスタから電気的に独立した第2トランジスタを含み、
 前記制御回路は、前記第1トランジスタおよび前記第2トランジスタを個別的に制御する複数の制御信号を同時に生成する、請求項58に記載の半導体装置。
[請求項60]
 前記出力領域において複数の前記トランジスタのゲートに接続され、前記出力領域において前記制御回路に電気的に接続されるように前記半導体層の上に形成された複数の制御配線をさらに含む、請求項58または59に記載の半導体装置。
[請求項61]
 前記入力領域は、前記出力領域の平面面積未満の平面面積を有している、請求項58~60のいずれか一項に記載の半導体装置。
[請求項62]
 主面を有する半導体層と、
 前記主面に形成されたトレンチ、前記トレンチの内壁に沿う絶縁層、前記絶縁層を挟んで前記トレンチの底壁側に埋設された底側電極、前記絶縁層を挟んで前記トレンチの開口側に埋設された開口側電極、ならびに、前記底側電極および前記開口側電極の間に介在する中間絶縁層を含むトレンチゲート構造と、
 前記トレンチに交差する方向に延び、前記トレンチに連通するように前記主面に形成されたコンタクトトレンチ、前記コンタクトトレンチの内壁に沿うコンタクト絶縁層、および、前記底側電極に接続されるように前記コンタクト絶縁層を挟んで前記コンタクトトレンチに埋設されたコンタクト電極を含むトレンチコンタクト構造と、を含む、半導体装置。
[請求項63]
 前記コンタクト絶縁層は、前記コンタクトトレンチから前記トレンチ内に引き出され、前記トレンチ内において前記絶縁層および前記中間絶縁層に接続されており、
 前記コンタクト電極は、前記コンタクトトレンチから前記トレンチ内に引き出され、前記トレンチ内において前記底側電極に接続されている、請求項62に記載の半導体装置。
[請求項64]
 複数のゲート信号の個別制御によりオン抵抗が変化するゲート分割トランジスタを含む半導体装置と、
 前記半導体装置に電気的に接続され、前記ゲート分割トランジスタのオン遷移時に前記オン抵抗を定常値よりも引き下げるように前記複数のゲート信号を個別に制御するゲート制御回路と、を含む、半導体回路。
[請求項65]
 前記ゲート分割トランジスタの両端間電圧をクランプ電圧以下に制限するアクティブクランプ回路をさらに含み、
 前記ゲート制御回路は、前記アクティブクランプ回路の動作前に前記オン抵抗を前記定常値よりも引き上げるように前記複数のゲート信号を個別に制御する、請求項64に記載の半導体回路。
[請求項66]
 前記ゲート分割トランジスタに流れる電流を制限する過電流保護回路をさらに含む、請求項64または65に記載の半導体回路。
[請求項67]
 前記ゲート分割トランジスタの温度、または、前記ゲート分割トランジスタおよび他の回路ブロックの温度差に応じて、前記ゲート分割トランジスタを強制的にオフさせる過熱保護回路をさらに含む、請求項64~66のいずれか一項に記載の半導体回路。
[請求項68]
 請求項64~67のいずれか一項に記載の半導体回路と、
 前記半導回路に接続された負荷と、を含む、電子機器。
[請求項69]
 半導体層と、
 前記半導体層に形成された第1ゲート構造と、
 前記半導体層に形成された第2ゲート構造と、
 前記半導体層に前記第1ゲート構造に隣接して第1チャネル面積で形成され、前記第1ゲート構造によって制御される第1チャネルと、
 前記半導体層に前記第2ゲート構造に隣接して前記第1チャネル面積とは異なる第2チャネル面積で形成され、前記第2ゲート構造によって制御される第2チャネルと、を含む、半導体装置。
[請求項70]
 前記第2ゲート構造は、前記第1ゲート構造から電気的に独立しており、
 前記第2チャネルは、前記第1チャネルから電気的に独立して制御される、請求項69に記載の半導体装置。
[請求項71]
 複数のゲート信号の個別制御によりオン抵抗が変化するゲート分割トランジスタと、
 前記ゲート分割トランジスタのオン遷移時に前記オン抵抗を定常値よりも引き下げるように前記複数のゲート信号を個別に制御するゲート制御回路と、を含む、半導体装置。
[請求項72]
 前記ゲート分割トランジスタの両端間電圧を所定のクランプ電圧以下に制限するアクティブクランプ回路をさらに有し、
 前記ゲート制御回路は、前記アクティブクランプ回路の動作前に前記オン抵抗を前記定常値よりも引き上げるように前記複数のゲート信号を個別に制御する、請求項71に記載の半導体装置。
[請求項73]
 前記ゲート分割トランジスタは、第1ゲートおよび第2ゲートと、前記アクティブクランプ回路が接続される第3ゲートを有し、
 前記ゲート制御回路は、
 前記ゲート分割トランジスタの前記第1ゲートおよびソースの間に接続されており、前記オン抵抗を前記定常値よりも引き下げるときにオフする第1スイッチと、
 前記ゲート分割トランジスタの前記第1ゲートおよび前記第2ゲートと前記ソースとの間にそれぞれ接続されており、前記オン抵抗を前記定常値よりも引き上げるときにオンする第2スイッチおよび第3スイッチと、を含む、請求項72に記載の半導体装置。
[請求項74]
 前記ゲート分割トランジスタの出力電圧を監視して前記第1スイッチの駆動信号を生成する出力電圧監視回路をさらに含む、請求項73に記載の半導体装置。
[請求項75]
 前記出力電圧監視回路は、
 所定の閾値電圧を生成する閾値電圧生成部と、
 前記出力電圧および前記閾値電圧を比較して比較信号を生成するコンパレータと、
 前記比較信号に所定の遅延を与えて遅延信号を生成する遅延部と、
 前記遅延信号をレベルシフトして前記駆動信号を生成するレベルシフタと、を含む、請求項74に記載の半導体装置。
[請求項76]
 前記第2スイッチおよび前記第3スイッチは、それぞれ、前記アクティブクランプ回路の内部ノード電圧に応じてオン/オフされる、請求項73~75のいずれか一項に記載の半導体装置。
[請求項77]
 前記アクティブクランプ回路は、
 前記ゲート分割トランジスタのドレインに接続されたカソードを有するツェナーダイオードと、
 前記ツェナーダイオードのアノードに接続されたアノードを有するダイオードと、
 前記ゲート分割トランジスタのドレインに接続されたドレイン、前記ゲート分割トランジスタの前記第3ゲートに接続されたソース、および、前記ダイオードのカソードに接続されたゲートを有するトランジスタと、を含む、請求項73~76のいずれか一項に記載の半導体装置。
[請求項78]
 前記ゲート分割トランジスタに流れる出力電流を検出して所定の上限値以下に制限する過電流保護回路をさらに含む、請求項71~77のいずれか一項に記載の半導体装置。
[請求項79]
 前記ゲート分割トランジスタの温度が所定の上限値に達したとき、もしくは、前記ゲート分割トランジスタと他の回路ブロックとの温度差が所定の上限値に達したときに、前記ゲート分割トランジスタを強制的にオフさせる過熱保護回路をさらに含む、請求項71~78のいずれか一項に記載の半導体装置。
[請求項80]
 請求項71~79のいずれか一項に記載の半導体装置と、
 前記半導体装置に接続された負荷と、を含む、電子機器。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12A]

[ 図 12B]

[ 図 13]

[ 図 14A]

[ 図 14B]

[ 図 15A]

[ 図 15B]

[ 図 16]

[ 図 17A]

[ 図 17B]

[ 図 18A]

[ 図 18B]

[ 図 19A]

[ 図 19B]

[ 図 20]

[ 図 21]

[ 図 22]

[ 図 23]

[ 図 24A]

[ 図 24B]

[ 図 25]

[ 図 26]

[ 図 27A]

[ 図 27B]

[ 図 28]

[ 図 29A]

[ 図 29B]

[ 図 30A]

[ 図 30B]

[ 図 31]

[ 図 32A]

[ 図 32B]

[ 図 33]

[ 図 34A]

[ 図 34B]

[ 図 35]

[ 図 36A]

[ 図 36B]

[ 図 37]

[ 図 38]

[ 図 39]

[ 図 40]

[ 図 41]

[ 図 42]

[ 図 43]

[ 図 44]

[ 図 45]

[ 図 46]

[ 図 47]

[ 図 48]

[ 図 49]

[ 図 50]

[ 図 51]

[ 図 52]

[ 図 53]

[ 図 54]

[ 図 55]

[ 図 56]

[ 図 57]

[ 図 58]

[ 図 59]