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1. WO2020129954 - 測距撮像装置

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明 細 書

発明の名称 測距撮像装置

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

発明が解決しようとする課題

0004  

課題を解決するための手段

0005  

発明の効果

0006  

図面の簡単な説明

0007  

発明を実施するための形態

0008   0009   0010   0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143  

産業上の利用可能性

0144  

符号の説明

0145  

請求の範囲

1   2   3   4   5   6   7   8   9   10  

図面

1   2   3   4   5   6   7A   7B   7C   8   9   10   11  

明 細 書

発明の名称 : 測距撮像装置

技術分野

[0001]
 本発明は、測距撮像装置に関する。

背景技術

[0002]
 被写体まで光が往復する飛行時間を利用して測距を行う測距撮像装置が知られている(例えば、特許文献1参照)。

先行技術文献

特許文献

[0003]
特許文献1 : 米国特許第9,584,105号明細書

発明の概要

発明が解決しようとする課題

[0004]
 精度よく測距することができる測距撮像装置を提供する。

課題を解決するための手段

[0005]
 本開示の一態様に係る測距撮像装置は、1以上のタイミング信号を出力するタイミング制御部と、光源から発せられた光の、被写体による反射光を受光し、前記被写体までの測距に用いられる信号を出力する受光部と、前記1以上のタイミング信号に基づいて、前記光源から前記被写体に光を発するために用いる発光制御信号と、前記受光部による露光を開始させるために用いる露光制御信号との少なくとも一方の信号を出力する位相調整回路と、を備え、前記位相調整回路は、前記1以上のタイミング信号の少なくとも1つに対する、前記少なくとも一方の信号の立ち上がりエッジと立ち下がりエッジとの少なくとも一方の位相を決定する1以上のDLL(Delay-Locked Loop)回路を有する。

発明の効果

[0006]
 精度よく測距することができる測距撮像装置が提供される。

図面の簡単な説明

[0007]
[図1] 図1は、実施の形態1に係る測距撮像装置の構成の一例を示すブロック図である。
[図2] 図2は、実施の形態2に係る第1エッジ分離回路の構成の一例を示すブロック図である。
[図3] 図3は、実施の形態1に係る測距撮像装置の構成の一例を示すブロック図である。
[図4] 図4は、実施の形態1に係る第1のDLL回路と第2のDLL回路との動作の一例を示すタイミングチャートである。
[図5] 図5は、実施の形態1に係る第1のDLL回路における、位相比較回路とチャージポンプとループフィルタとの接続関係を示すブロック図である。
[図6] 図6は、実施の形態1に係るマスク信号生成回路の動作の一例を示すタイミングチャートである。
[図7A] 図7Aは、実施の形態1に係る位相調整回路の構成の一例を示すブロック図である。
[図7B] 図7Bは、実施の形態1に係る可変遅延素子の構成の一例を示すブロック図である。
[図7C] 図7Cは、実施の形態1に係る固定遅延素子の構成の一例を示すブロック図である。
[図8] 図8は、実施の形態2に係る測距撮像装置の構成の一例を示すブロック図である。
[図9] 図9は、実施の形態3に係る測距撮像装置の構成の一例を示すブロック図である。
[図10] 図10は、被写体までの距離の算出を行う際における、発光タイミングと露光タイミングとの関係を示すタイミング図である。
[図11] 図11は、実施の形態3に係る測距撮像装置の構成の一例を示すブロック図である。

発明を実施するための形態

[0008]
 (本開示の一態様を得るに至った経緯)
 被写体まで光が往復する飛行時間を利用して測距を行う測距撮像装置において、精度よく測距するためには、光を発光する発光タイミング及び光を露光する露光タイミングを精度よく決定する必要がある。
[0009]
 一般に、発光タイミング又は露光タイミングは、測距撮像装置の周囲環境(例えば、温度)の変化、経時劣化等により変動する。
[0010]
 このため、精度よく測距するためには、発光タイミング又は露光タイミングの変動を、精度よく抑制する必要がある。
[0011]
 特許文献1には、発光タイミング又は露光タイミングの変動を、デジタル回路を利用して抑制する技術について記載されている。しかしながら、特許文献1に記載された技術では、デジタル回路を利用して、発光タイミング又は露光タイミングの変動を抑制するため、変動を離散的な値でしか抑制することができない。このため、特許文献1に記載された技術を利用した従来の測距撮像装置では、測距の精度には、一定程度の限界がある。
[0012]
 発明者は、上記問題に鑑み、鋭意検討、実験を行った。その結果、発明者は、発光タイミング又は露光タイミングの変動を、DLL(Delay-Locked Loop)回路を利用してアナログ的にシームレスに抑制することで、精度よく測距することができるという知見を得た。
[0013]
 発明者は、上記知見に基づいて、下記本開示の一態様に係る測距撮像装置に想到した。
[0014]
 本開示の一態様に係る測距撮像装置は、1以上のタイミング信号を出力するタイミング制御部と、光源から発せられた光の、被写体による反射光を受光し、前記被写体までの測距に用いられる信号を出力する受光部と、前記1以上のタイミング信号に基づいて、前記光源から前記被写体に光を発するために用いる発光制御信号と、前記受光部による露光を開始させるために用いる露光制御信号との少なくとも一方の信号を出力する位相調整回路と、を備え、前記位相調整回路は、前記1以上のタイミング信号の少なくとも1つに対する、前記少なくとも一方の信号の立ち上がりエッジと立ち下がりエッジとの少なくとも一方の位相を決定する1以上のDLL(Delay-Locked Loop)回路を有する。
[0015]
 上記構成の測距撮像装置は、1以上のDLL回路を利用して、発光タイミング又は露光タイミングの変動をアナログ的にシームレスに抑制することができる。従って、上記構成の測距撮像装置によると、精度よく測距することができる。
[0016]
 また、前記1以上のDLL回路には、前記少なくとも一方の信号の立ち上がりエッジの位相を決定する第1のDLL回路と、前記少なくとも一方の信号の立ち下がりエッジの位相を決定する第2のDLL回路と、が含まれ、前記位相調整回路は、更に、前記第1のDLL回路により位相が決定された立ち上がりエッジと、前記第2のDLL回路により位相が決定された立ち下がりエッジとを合成して、前記少なくとも一方の信号を出力する第1のエッジ統合回路を含むとしてもよい。
[0017]
 また、前記第1のDLL回路は、前記発光制御信号の立ち上がりエッジの位相を決定し、前記第2のDLL回路は、前記発光制御信号の立ち下がりエッジの位相を決定し、前記1以上のDLL回路には、更に、前記露光制御信号の立ち上がりエッジの位相を決定する第3のDLL回路と、前記露光制御信号の立ち下がりエッジの位相を決定する第4のDLL回路と、が含まれ、前記1以上のタイミング信号には、第1タイミング信号と第2タイミング信号と第3タイミング信号と第4タイミング信号とが含まれ、前記位相調整回路は、更に、前記光源を駆動する光源駆動部から出力される第1フィードバック信号を、当該第1フィードバック信号の立ち上がりエッジに同期した第1エッジ分離信号と、当該第1フィードバック信号の立ち下がりエッジに同期した第2エッジ分離信号とに分離する第1のエッジ分離回路と、前記受光部を駆動する露光駆動部から出力される第2フィードバック信号を、当該第1フィードバック信号の立ち上がりエッジに同期した第3エッジ分離信号と、当該第1フィードバック信号の立ち下がりエッジに同期した第4エッジ分離信号とに分離する第2のエッジ分離回路と、を有し、前記第1のDLL回路は、前記第1タイミング信号と前記第1エッジ分離信号とを比較して前記発光制御信号の立ち上がりエッジの位相を決定し、前記第2のDLL回路は、前記第2タイミング信号と前記第2エッジ分離信号とを比較して前記発光制御信号の立ち下がりエッジの位相を決定し、前記第3のDLL回路は、前記第3タイミング信号と前記第3エッジ分離信号とを比較して前記露光制御信号の立ち上がりエッジの位相を決定し、前記第4のDLL回路は、前記第4タイミング信号と前記第4エッジ分離信号とを比較して前記露光制御信号の立ち下がりエッジの位相を決定し、前記第1のエッジ統合回路は、前記発光制御信号を出力し、前記位相調整回路は、更に、前記第3のDLL回路により位相が決定された立ち上がりエッジと、前記第4のDLL回路により位相が決定された立ち下がりエッジとを合成して、前記露光制御信号を出力する第2のエッジ統合回路を含むとしてもよい。
[0018]
 また、前記光源駆動部と前記露光駆動部とを備えるとしてもよい。
[0019]
 また、前記第1のDLL回路は、前記発光制御信号の立ち上がりエッジの位相を決定し、前記第2のDLL回路は、前記発光制御信号の立ち下がりエッジの位相を決定し、前記1以上のDLL回路には、更に、前記露光制御信号の立ち上がりエッジの位相を決定する第3のDLL回路と、前記露光制御信号の立ち下がりエッジの位相を決定する第4のDLL回路と、が含まれ、前記1以上のタイミング信号には、第1タイミング信号と第2タイミング信号と第3タイミング信号と第4タイミング信号とが含まれ、前記位相調整回路は、更に、前記光源から発せられた光を直接受光する光電変換部から出力される第1フィードバック信号を、当該第1フィードバック信号の立ち上がりエッジに同期した第1エッジ分離信号と、当該第1フィードバック信号の立ち下がりエッジに同期した第2エッジ分離信号とに分離する第1のエッジ分離回路と、前記受光部を駆動する露光駆動部から出力される第2フィードバック信号を、当該第1フィードバック信号の立ち上がりエッジに同期した第3エッジ分離信号と、当該第1フィードバック信号の立ち下がりエッジに同期した第4エッジ分離信号とに分離する第2のエッジ分離回路と、を有し、前記第1のDLL回路は、前記第1タイミング信号と前記第1エッジ分離信号とを比較して前記発光制御信号の立ち上がりエッジの位相を決定し、前記第2のDLL回路は、前記第2タイミング信号と前記第2エッジ分離信号とを比較して前記発光制御信号の立ち下がりエッジの位相を決定し、前記第3のDLL回路は、前記第3タイミング信号と前記第3エッジ分離信号とを比較して前記露光制御信号の立ち上がりエッジの位相を決定し、前記第4のDLL回路は、前記第4タイミング信号と前記第4エッジ分離信号とを比較して前記露光制御信号の立ち下がりエッジの位相を決定し、前記第1のエッジ統合回路は、前記発光制御信号を出力し、前記位相調整回路は、更に、前記第3のDLL回路により位相が決定された立ち上がりエッジと、前記第4のDLL回路により位相が決定された立ち下がりエッジとを合成して、前記露光制御信号を出力する第2のエッジ統合回路を含むとしてもよい。
[0020]
 また、前記光電変換部と前記露光駆動部とを備えるとしてもよい。
[0021]
 また、前記1以上のDLL回路の少なくとも1つは、前記1以上のタイミング信号の少なくとも1つのタイミング信号を遅延させるシフトレジスタを有し、当該シフトレジスタにより遅延された前記少なくとも1つのタイミング信号に基づいて、前記前記少なくとも一方の信号を出力するとしてもよい。
[0022]
 また、前記1以上のDLL回路の少なくとも1つは、ループフィルタと、前記ループフィルタに電圧を供給するチャージポンプと、前記ループフィルタと前記チャージポンプとの間の電気的接続を、接続状態と非接続状態とのいずれかに切り替える遮断スイッチと、を有するとしてもよい。
[0023]
 また、前記1以上のDLL回路の少なくとも1つは、可変遅延素子と、前記可変遅延素子に入力される信号が入力される固定遅延素子と、前記可変遅延素子の出力と前記固定遅延素子の出力とを比較して、前記可変遅延素子の出力と前記固定遅延素子の出力との位相差が所定の条件を満たす場合に所定の信号を出力する位相比較回路と、を有するとしてもよい。
[0024]
 また、前記タイミング制御部と前記受光部と前記位相調整回路とが1つの半導体チップに含まれるとしてもよい。
[0025]
 以下、本開示の一態様に係る測距撮影装置の具体例について、図面を参照しながら説明する。ここで示す実施の形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施の形態で示される数値、形状、構成要素、構成要素の配置及び接続形態、並びに、ステップ(工程)及びステップの順序等は、一例であって本開示を限定するものではない。また、各図は、模式図であり、必ずしも厳密に図示されたものではない。
[0026]
 (実施の形態1)
 図1は、実施の形態1に係る測距撮像装置1の構成の一例を示すブロック図である。
[0027]
 図1に示すように、測距撮像装置1は、タイミング制御部100と、位相調整回路2と、光源駆動部201と、露光駆動部202と、光源203と、受光部204とを備える。
[0028]
 光源203は、光源駆動部201により駆動されることで光を発する。光源203は、例えば、発光ダイオードによって実現される。
[0029]
 受光部204は、光源203より発せられた光の、被写体による反射光を受光し、被写体までの測距に用いられる信号を出力する。ここでは、受光部204は、露光量に応じた電気信号を出力する複数の画素が行列状に配列されて構成される画素アレイであるとして説明する。
[0030]
 タイミング制御部100は、光源203から被写体に光を発するために用いる発光制御信号104の立ち上がりエッジのタイミングを規定する第1タイミング信号101Aと、発光制御信号104の立ち下がりエッジのタイミングを規定する第2タイミング信号101Bと、受光部204による露光を開始させるために用いる露光制御信号106の立ち上がりエッジのタイミングを規定する第3タイミング信号102Aと、露光制御信号106の立ち下がりエッジのタイミングを規定する第4タイミング信号102Bとを出力する。
[0031]
 光源駆動部201は、発光制御信号104に基づいて、光源203に対して、光源203を駆動する信号を出力する。
[0032]
 露光駆動部202は、露光制御信号106に基づいて、受光部204に対して、受光部204を駆動する信号を出力する。
[0033]
 位相調整回路2は、タイミング制御部100から出力される第1タイミング信号101Aと第2タイミング信号101Bとに基づいて、発光制御信号104を出力する。また、位相調整回路2は、第3タイミング信号102Aと第4タイミング信号102Bとに基づいて露光制御信号106を出力する。
[0034]
 位相調整回路2は、光源駆動部201から出力される光源203を駆動する信号を、第1フィードバック信号103として取得し、取得した第1フィードバック信号103を発光制御信号104にフィードバックする。また、位相調整回路2は、露光駆動部202から出力される受光部204を駆動する信号を、第2フィードバック信号105として取得し、取得した第2フィードバック信号105を露光制御信号106にフィードバックする。
[0035]
 位相調整回路2は、第1のDLL回路5Aと、第2のDLL回路5Bと、第3のDLL回路8Aと、第4のDLL回路8Bと、第1のエッジ分離回路4と、第2のエッジ分離回路7と、第1のエッジ統合回路3と、第2のエッジ統合回路6とを有する。
[0036]
 第1のエッジ分離回路4は、第1フィードバック信号103を、第1フィードバック信号103の立ち上がりエッジに同期した第1エッジ分離信号111Aと、第1フィードバック信号103の立ち下がりエッジに同期した第2エッジ分離信号111Bとに分離する。
[0037]
 図2は、第1エッジ分離回路4の構成の一例を示すブロック図である。
[0038]
 図2に示すように、第1エッジ分離回路4は、インバータを含み、入力される第1フィードバック信号103を、第1エッジ分離信号111Aとしてそのまま出力し、入力される第1フィードバック信号3の反転信号を、第2エッジ分離信号111Bとして出力する。
[0039]
 再び、図1に戻って、測距撮像装置1の説明を続ける。
[0040]
 第2のエッジ分離回路7は、第2フィードバック信号105を、第2フィードバック信号105の立ち上がりエッジに同期した第3エッジ分離信号112Aと、第2フィードバック信号105の立ち下がりエッジに同期した第4エッジ分離信号112Bとに分離する。
[0041]
 第2エッジ分離回路7は、例えば、図2に例示される第1エッジ分離回路4と同様の構成である。
[0042]
 第1のDLL回路5Aは、第1タイミング信号101Aと第1エッジ分離信号111Aとを比較して、発光制御信号104の立ち上がりエッジの位相を決定する。
[0043]
 第2のDLL回路5Bは、第2タイミング信号101Bと第2エッジ分離信号111Bとを比較して、発光制御信号104の立ち下がりエッジの位相を決定する。
[0044]
 第3のDLL回路8Aは、第3タイミング信号102Aと第3エッジ分離信号112Aとを比較して、露光制御信号106の立ち上がりエッジの位相を決定する。
[0045]
 第4のDLL回路8Bは、第4タイミング信号102Bと第4エッジ分離信号112Bとを比較して、露光制御信号106の立ち下がりエッジの位相を決定する。
[0046]
 第1のエッジ統合回路3は、第1のDLL回路5Aにより位相が決定された立ち上がりエッジと、第2のDLL回路5Bにより位相が決定された立ち下がりエッジとを合成して、発光制御信号104を出力する。
[0047]
 第2のエッジ統合回路6は、第3のDLL回路8Aにより位相が決定された立ち上がりエッジと、第4のDLL回路8Bにより位相が決定された立ち下がりエッジとを合成して、露光制御信号106を出力する。
[0048]
 図3は、測距撮像装置1の構成の一例を、図1よりもより詳細に示すブロック図である。図3では、図1に示された構成要素の一部についての図示が省略されている。
[0049]
 図3に示すように、第1のDLL回路5Aは、シフトレジスタ22Aと、位相比較回路23Aと、チャージポンプ24Aと、ループフィルタ25Aと、遅延調整回路26Aとを含んで構成される。また、第2のDLL回路5Bは、シフトレジスタ22Bと、位相比較回路23Bと、チャージポンプ24Bと、ループフィルタ25Bと、遅延調整回路26Bとを含んで構成される。
[0050]
 シフトレジスタ22Aとシフトレジスタ22Bとは同様の回路であり、チャージポンプ24Aとチャージポンプ24Bとは同様の回路であり、ループフィルタ25Aとループフィルタ25Bとは同様の回路であり、遅延調整回路26Aと遅延調整回路26Bとは同様の回路である。すなわち、第1のDLL回路5Aと第2のDLL回路5Bとは同様の回路である。また、図3には図示していないが、第3のDLL回路8Aと第4のDLL回路8Bとも、第1のDLL回路5Aと同様の回路である。
[0051]
 タイミング制御部100は、第1タイミング信号101Aと、第2タイミング信号101Bと、第3タイミング信号102Aと、第4タイミング信号102Bとに加えて、更に、クロック信号である第1位相参照信号107Aと、第1位相参照信号107Aと同じクロック期間のクロック信号である第2位相参照信号107Bと、クロック信号である第3位相参照信号(図示されず)と、第3位相参照信号と同じクロック期間のクロック信号である第4位相参照信号(図示されず)とを出力する。
[0052]
 シフトレジスタ22Aは、第1タイミング信号101Aと、第1位相参照信号107Aとが入力され、第1タイミング信号101Aを、第1位相参照信号107Aのクロック期間のk(kは1以上の整数)倍遅延させて、第1位相参照信号107Aと同期する第1遅延タイミング信号113Aを出力する。シフトレジスタ22Aは、例えば、図3に図示するように、直列接続されるk個のフリップフロップ(FF)によって実現される。
[0053]
 位相比較回路23Aは、第1エッジ分離信号111Aと、第1遅延タイミング信号113Aとの位相を比較する。位相比較回路23Aは、第1エッジ分離信号111Aの位相の方が第1遅延タイミング信号113Aの位相よりも遅れている場合には、チャージポンプ24Aに、第1エッジ分離信号111Aの位相の方が第1遅延タイミング信号113Aの位相よりも遅れている旨を示すUP信号を出力し、第1エッジ分離信号111Aの位相の方が第1遅延タイミング信号113Aの位相よりも進んでいる場合には、チャージポンプ24Aに、第1エッジ分離信号111Aの位相の方が第1遅延タイミング信号113Aの位相よりも進んでいる旨を示すDOWN信号を出力する。
[0054]
 チャージポンプ24Aは、位相比較回路23AからUP信号が出力される場合には、出力電圧を上昇させ、位相比較回路23AからDOWN信号が出力される場合には、出力電圧を下降させる。
[0055]
 ループフィルタ25Aは、チャージポンプ24Aから出力される出力電圧を平準化して、遅延調整回路26Aに供給する。
[0056]
 遅延調整回路26Aは、供給される電圧に応じて、供給される電圧がより高い方がより遅延時間が小さくなり、供給される電圧がより低い方がより遅延時間が大きくなるように、第1タイミング信号101Aを遅延させる。
[0057]
 上記構成により、第1のDLL回路5Aは、第1エッジ分離信号111Aと、第1遅延タイミング信号113Aとの位相が揃うように第1タイミング信号101Aを遅延させる。すなわち、第1のDLL回路5Aは、第1タイミング信号101Aと、第1遅延タイミング信号113Aとの位相が揃うように、発光制御信号104の立ち上がりエッジのタイミングを決定する。
[0058]
 上述したように、第1のDLL回路5Aと第2のDLL回路5Bとは同様の回路である。このため、第2のDLL回路5Bは、第1のDLL回路5Aの場合と同様に、第2エッジ分離信号111Bと、第2遅延タイミング信号113Bとの位相が揃うように第2タイミング信号101Bを遅延させる。すなわち、第2のDLL回路5Bは、第2タイミング信号101Bと、第2遅延タイミング信号113Bとの位相が揃うように、発光制御信号104の立ち下がりエッジのタイミングを決定する。
[0059]
 図4は、第1のDLL回路5Aと第2のDLL回路5Bとの動作の一例を示すタイミングチャートである。図4は、第1位相参照信号107Aが、クロック期間の64分の1位相のうち1番目の位相p1であり、第2位相参照信号107Bが、23番目の位相p23である場合の図となっている。
[0060]
 図4に示すように、第1のDLL回路5Aは、第1フィードバック信号103の立ち上がりエッジのタイミングが、第1遅延タイミング信号113Aの立ち上がりのタイミングとなるように、第1タイミング信号101Aを遅延させる。
[0061]
 これにより、位相調整回路2は、測距撮像装置1の周囲環境(例えば、温度)の変化、経時劣化等により、光源駆動部201における、発光制御信号104の立ち上がりエッジが入力されてから、光源203を駆動する信号の立ち上がりエッジを出力するまでの遅延時間が変動したとしても、タイミング制御部100が第1タイミング信号101Aを出力してから、光源駆動部201が光源203を駆動する信号の立ち上がりエッジを出力するまでの遅延時間の変動を、第1のDLL回路5Aを利用して、アナログ的にシームレスに抑制することができる。
[0062]
 ここで、光源203を駆動する信号の立ち上がりエッジのタイミングは、光源203が発光を開始するタイミングに対応する。
[0063]
 従って、測距撮像装置1によると、発光タイミングの変動、特に、発光開始のタイミングの変動を、精度よく抑制することができる。
[0064]
 また、図4に示すように、第2のDLL回路5Bは、第1フィードバック信号103の立ち下がりエッジのタイミングが、第2遅延タイミング信号113Bの立ち上がりのタイミングとなるように、第2タイミング信号101Bを遅延させる。
[0065]
 これにより、位相調整回路2は、測距撮像装置1の周囲環境(例えば、温度)の変化、経時劣化等により、光源駆動部201における、発光制御信号104の立ち下がりエッジが入力されてから、光源203を駆動する信号の立ち下がりエッジを出力するまでの遅延時間が変動したとしても、タイミング制御部100が第2タイミング信号101Bを出力してから、光源駆動部201が光源203を駆動する信号の立ち下がりエッジを出力するまでの遅延時間の変動を、第2のDLL回路5Bを利用して、アナログ的にシームレスに抑制することができる。
[0066]
 ここで、光源203を駆動する信号の立ち下がりエッジのタイミングは、光源203が発光を終了するタイミングに相当する。
[0067]
 従って、測距撮像装置1によると、発光タイミングの変動、特に発光終了のタイミングの変動を、精度よく抑制することができる。
[0068]
 図4には図示していないが、第3のDLL回路8Aは、第1のDLL回路5Aと同様に、第2フィードバック信号105の立ち上がりエッジのタイミングが、第3遅延タイミング信号の立ち上がりのタイミングとなるように、第3タイミング信号102Aを遅延させる。
[0069]
 これにより、位相調整回路2は、測距撮像装置1の周囲環境(例えば、温度)の変化、経時劣化等により、露光駆動部202における、露光制御信号106の立ち上がりエッジが入力されてから、受光部204を駆動する信号の立ち上がりエッジを出力するまでの遅延時間が変動したとしても、タイミング制御部100が第3タイミング信号102Aを出力してから、露光駆動部202が受光部204を駆動する信号の立ち上がりエッジを出力するまでの遅延時間の変動を、第3のDLL回路8Aを利用して、アナログ的にシームレスに抑制することができる。
[0070]
 ここで、受光部204を駆動する信号の立ち上がりエッジのタイミングは、受光部204が露光を開始するタイミングに対応する。
[0071]
 従って、測距撮像装置1によると、露光タイミングの変動、特に、露光開始のタイミングの変動を、精度よく抑制することができる。
[0072]
 図4には図示していないが、第4のDLL回路8Bは、第2のDLL回路5Bと同様に、第2フィードバック信号105の立ち下がりエッジのタイミングが、第4遅延タイミング信号の立ち上がりのタイミングとなるように、第4タイミング信号102Bを遅延させる。
[0073]
 これにより、位相調整回路2は、測距撮像装置1の周囲環境(例えば、温度)の変化、経時劣化等により、露光駆動部202における、露光制御信号106の立ち下がりエッジが入力されてから、受光部204を駆動する信号の立ち下がりエッジを出力するまでの遅延時間が変動したとしても、タイミング制御部100が第4タイミング信号102Bを出力してから、露光駆動部202が受光部204を駆動する信号の立ち下がりエッジを出力するまでの遅延時間の変動を、第4のDLL回路8Bを利用して、アナログ的にシームレスに抑制することができる。
[0074]
 ここで、受光部204を駆動する信号の立ち下がりエッジのタイミングは、受光部204が露光を終了するタイミングに対応する。
[0075]
 従って、測距撮像装置1によると、露光タイミングの変動、特に、露光終了のタイミングの変動を、精度よく抑制することができる。
[0076]
 上述したように、上記構成の測距撮像装置1によると、発光タイミング及び露光タイミングの変動を、精度よく抑制することができる。このため、上記構成の測距撮像装置1によると、精度よく測距することができる。
[0077]
 図5は、第1のDLL回路5Aにおける、位相比較回路23Aと、チャージポンプ24Aと、ループフィルタ25Aとの接続関係を示すブロック図である。
[0078]
 図5に示すように、第1のDLL回路5Aは、更に、図3では図示を省略していた遮断スイッチ28Aと、マスク信号生成回路27Aとを備え、チャージポンプ24Aとループフィルタ25Aとが、遮断スイッチ28Aを介して接続される。
[0079]
 遮断スイッチ28Aは、ループフィルタ25Aとチャージポンプ24Aとの間の電気的接続を、接続状態と非接続状態とのいずれかに切り替える。より具体的には、遮断スイッチ28Aは、マスク信号生成回路27Aから出力されるマスク信号がローレベルの期間にオン状態となることで、ループフィルタ25Aとチャージポンプ24Aとの間の電気的接続を接続状態とし、マスク信号がハイレベルの期間にオフ状態となることで、ループフィルタ25Aとチャージポンプ24Aとの間の電気的接続を非接続状態とする。
[0080]
 ループフィルタ25Aとチャージポンプ24Aとの間の電気的接続が非接続状態となることで、チャージポンプ24Aによるループフィルタ25Aの電荷のリークが抑制される。従って、ループフィルタ25Aとチャージポンプ24Aとの間の電気的接続が非接続状態となることで、ループフィルタ25Aの保持電圧が高精度に維持される。
[0081]
 図6は、マスク信号生成回路27Aの動作の一例を示すタイミングチャートである。
[0082]
 図6に示すように、マスク信号生成回路27Aは、発光制御信号104が連続して出力されない期間に、マスク信号をハイレベルとする。
[0083]
 これにより、第1のDLL回路5Aは、ディレイをロックしている状態において、第1エッジ分離信号111Aの入力がない場合に、ループフィルタ25Aから遅延調整回路26Aに供給される出力電圧を一定に保つことができる。このため、第1のDLL回路5Aは、第1エッジ分離信号111Aの入力がないスタンバイ期間において、発光制御信号104の立ち上がりエッジの位相の変動を抑制することができる。
[0084]
 上述したように、第2のDLL回路5Bは、第1のDLL回路5Aと同様の回路である。このため、第2のDLL回路5Bは、第1のDLL回路5Aの場合と同様に、第2エッジ分離信号111Bの入力がないスタンバイ期間において、発光制御信号104の立ち下がりエッジの位相の変動を抑制することができる。
[0085]
 上述したように、第3のDLL回路8Aは、第1のDLL回路5Aと同様の回路である。このため、第3のDLL回路8Aは、第1のDLL回路5Aの場合と同様に、第3エッジ分離信号112Aの入力がないスタンバイ期間において、露光制御信号106の立ち上がりエッジの位相の変動を抑制することができる。
[0086]
 上述したように、第4のDLL回路8Bは、第1のDLL回路5Aと同様の回路である。このため、第4のDLL回路8Bは、第1のDLL回路5Aの場合と同様に、第4エッジ分離信号112Bの入力がないスタンバイ期間において、露光制御信号106の立ち下がりエッジの位相の変動を抑制することができる。
[0087]
 図7Aは、遅延調整回路26Aの構成の一例を示すブロック図である。
[0088]
 図7Aに示すように、遅延調整回路26Aは、可変遅延素子31Aと、固定遅延素子32Aと、位相比較回路33Aとを有する。
[0089]
 図7Bは、可変遅延素子31Aの構成の一例を示すブロック図である。
[0090]
 図7Bに示すように、可変遅延素子31Aは、バッファ34と、可変電流源35と、可変電流源36とから構成される。
[0091]
 可変電流源35は、ループフィルタ25Aから供給される電圧に応じて、バッファ34に流れ込む電流を制御する。より具体的には、ループフィルタ25Aから供給される電圧がより高い程、より電流が大きくなり、電圧がより低い程、より電流が小さくなるように、バッファ34に流れ込む電流を制御する。
[0092]
 可変電流源36は、ループフィルタ25Aから供給される電圧に応じて、バッファ34から流れ出す電流を制御する。より具体的には、ループフィルタ25Aから供給される電圧がより高い程、より電流が大きくなり、電圧がより低い程、より電流が小さくなるように、バッファ34から流れ出す電流を制御する。
[0093]
 バッファ34は、流れ込む電流及び流れ出す電流がより大きい程、より遅延時間が小さくなり、流れ込む電流及び流れ出す電流がより小さい程、より遅延時間が大きくなるバッファである。
[0094]
 図7Cは、固定遅延素子32Aの構成を示すブロック図である。
[0095]
 図7Cに示すように、固定遅延素子32Aは、バッファ34と、固定電流源37と、固定電流源38とから構成される。
[0096]
 固定電流源37は、可変電流源35のレプリカ回路である。より具体的には、固定電流源37は、バッファ34に流れ込む電流が最大となる状態又は最小となる状態で、バッファ34に流れ込む電流が固定された、可変電流源35のレプリカ回路である。
[0097]
 固定電流源38は、可変電流源36のレプリカ回路である。より具体的には、固定電流源38は、バッファ34から流れ出す電流が最大となる状態又は最小となる状態で、バッファ34に流れ出す電流が固定された、可変電流源35のレプリカ回路である。
[0098]
 固定遅延素子32Aは、上記構成により、遅延時間が最小となる状態又は最大となる状態で固定された、可変遅延素子31Aのレプリカ回路となっている。
[0099]
 再び、図7Aに戻って、遅延調整回路26Aの説明を続ける。
[0100]
 図7Aに示すように、固定遅延素子32Aは、可変遅延素子31Aに入力される信号が入力される。
[0101]
 位相比較回路33Aは、可変遅延素子31Aの出力と、固定遅延素子32Aの出力とを比較して、可変遅延素子31Aの出力と固定遅延素子32Aの出力との位相差が所定の条件を満たす場合に所定の信号を出力する。より具体的には、位相比較回路33Aは、可変遅延素子31Aの出力と固定遅延素子32Aの出力との位相差がない場合に、第1のDLL回路5Aにおける、発光制御信号104の立ち上がりエッジの位相の決定を初期化する旨の第1初期化信号を出力する。
[0102]
 位相比較回路33Aから第1初期化信号が出力されると、第1のDLL回路5Aは、例えば、チャージポンプ24Aに、出力電圧の初期値(例えば、最大出力電圧と最小出力電圧との中間値)を出力させることで、発光制御信号104の立ち上がりエッジの位相の決定を初期化する。
[0103]
 一般に、DLL回路は、入力信号へのノイズの混入、電源へのノイズの混入等の外乱により、ディレイロックが外れてしまうことがある。また、一般に、DLL回路を構成する可変遅延素子の遅延時間が最小となる状態又は最大となる状態は、DLL回路のディレイロックが外れている状態である。
[0104]
 これに対して、上記構成の第1のDLL回路5Aは、可変遅延素子31Aの遅延時間が最小となる状態又は最大となる状態、すなわち、第1のDLL回路5Aのディレイロックが外れている状態となると、発光制御信号104の立ち上がりエッジの位相の決定を初期化する。このため、第1のDLL回路5Aによると、何らかの要因によりディレイロックが外れた場合に、速やかにディレイロック動作のスイープをやり直すことができるようになる。
[0105]
 上述したように、第2のDLL回路5Bは、第1のDLL回路5Aと同様の回路である。このため、第2のDLL回路5Bによると、第1のDLL回路5Aの場合と同様に、何らかの要因によりディレイロックが外れた場合に、速やかにディレイロック動作のスイープをやり直すことができるようになる。
[0106]
 上述したように、第3のDLL回路8Aは、第1のDLL回路5Aと同様の回路である。このため、第3のDLL回路8Aによると、第1のDLL回路5Aの場合と同様に、何らかの要因によりディレイロックが外れた場合に、速やかにディレイロック動作のスイープをやり直すことができるようになる。
[0107]
 上述したように、第4のDLL回路8Bは、第1のDLL回路5Aと同様の回路である。このため、第4のDLL回路8Bによると、第1のDLL回路5Aの場合と同様に、何らかの要因によりディレイロックが外れた場合に、速やかにディレイロック動作のスイープをやり直すことができるようになる。
[0108]
 (実施の形態2)
 以下、実施の形態1に係る測距撮像装置1から、その一部の構成が変更されて構成される実施の形態2に係る測距撮像装置について説明する。以下の説明において、実施の形態2に係る測距撮像装置の構成要素のうち、実施の形態1に係る測距撮像装置1の構成要素と同様の構成要素については、既に説明済であるとして同じ符号を振って、その詳細な説明を省略する。また、以下の説明において、実施の形態2に係る測距撮像装置について、実施の形態1に係る測距撮像装置1との相違点を中心に説明する。
[0109]
 図8は、実施の形態2に係る測距撮像装置1Aの構成の一例を示すブロック図である。
[0110]
 図8に示すように、測距撮像装置1Aは、実施の形態1に係る測距撮像装置1に対して、光電変換部205が追加されて構成され、また、位相調整回路2が、光電変換部205から出力される発光検知信号(後述)を、第1フィードバック信号103として取得するよう構成される。
[0111]
 光電変換部205は、光源203が光を発すると、光源203から発せられた光を直接受光し、光源203が発光したことを検知した旨を示す発光検知信号を出力する。ここで、発光検知信号は、光電変換部205が、光源203から発せられた光を直接受光している期間ハイレベルとなり、それ以外の期間ローレベルとなる信号である。光電変換部205は、例えばフォトダイオードによって実現される。
[0112]
 位相調整回路2は、光電変換部から出力される発光検知信号を、第1フィードバック信号103として取得する。
[0113]
 位相調整回路2は、発光検知信号を第1フィードバック信号103として取得することで、測距撮像装置1の周囲環境(例えば、温度)の変化、経時劣化等により、光源駆動部201及び光源203における、発光制御信号104の立ち上がりエッジが入力されてから、光源203が発光を開始するまでの遅延時間が変動したとしても、タイミング制御部100が第1タイミング信号101Aを出力してから、光源203が発光を開始するまでの遅延時間の変動を、第1のDLL回路5Aを利用して、アナログ的にシームレスに抑制することができる。また、位相調整回路2は、測距撮像装置1の周囲環境の変化、経時劣化等により、光源駆動部201及び光源203における、発光制御信号104の立ち下がりエッジが入力されてから、光源203が発光を終了するまでの遅延時間が変動したとしても、タイミング制御部100が第2タイミング信号101Bを出力してから、光源203が発光を終了するまでの遅延時間の変動を、第2のDLL回路5Bを利用して、アナログ的にシームレスに抑制することができる。
[0114]
 従って、測距撮像装置1Aによると、発光タイミングの変動を、精度よく抑制することができる。
[0115]
 また、測距撮像装置1Aによると、実施の形態1に係る測距撮像装置1の場合と同様に、露光タイミングの変動を、精度よく抑制することができる。
[0116]
 このように、上記構成の測距撮像装置1Aによると、発光タイミング及び露光タイミングの変動を、精度よく抑制することができる。このため、上記構成の測距撮像装置1Aによると、精度よく測距することができる。
[0117]
 (実施の形態3)
 以下、実施の形態1に係る測距撮像装置1から、その一部の構成が変更されて構成される実施の形態3に係る測距撮像装置について説明する。以下の説明において、実施の形態3に係る測距撮像装置の構成要素のうち、実施の形態1に係る測距撮像装置1の構成要素と同様の構成要素については、既に説明済であるとして同じ符号を振って、その詳細な説明を省略する。また、以下の説明において、実施の形態3に係る測距撮像装置について、実施の形態1に係る測距撮像装置1との相違点を中心に説明する。
[0118]
 図9は、実施の形態3に係る測距撮像装置1Bの構成の一例を示すブロック図である。
[0119]
 図9に示すように、測距撮像装置1Bは、光源203と、光源駆動部201と、露光駆動部202と、半導体チップ300とを含んで構成される。
[0120]
 半導体チップ300には、位相調整回路2と、タイミング制御部100Aと、受光部204と、垂直走査部210と、列処理部220と、信号処理部230と、出力インターフェース部240と、PLL(Phase Locked Loop)250とが集積される。
[0121]
 タイミング制御部100Aは、実施の形態1に係るタイミング制御部100から、撮像制御部110が追加されるように変更されて構成される。
[0122]
 撮像制御部110は、垂直走査部210と、列処理部220と、信号処理部230と、出力インターフェース部240とを制御する撮像制御信号を生成する。
[0123]
 垂直走査部210は、受光部204を構成する複数の画素から電気信号を列毎に読み出して、読み出した電気信号を列処理部220に順次送る動作を制御する。
[0124]
 列処理部220は、受光部204から列毎に送られてくる電気信号を受けて撮像信号を生成する。
[0125]
 信号処理部230は、列処理部220により生成された撮像信号に基づく演算処理を行い、被写体までの距離を示す距離信号と、被写体の輝度を示す輝度信号とを生成する。ここでは、信号処理部230は、TOF測距方式を利用して被写体までの距離を算出するとする。
[0126]
 以下、図面を参照しながら、信号処理部230が行うTOF測距方式による被写体までの距離の算出について説明する。
[0127]
 図10は、信号処理部230が、TOF測距方式を用いて行う被写体までの距離の算出を行う際における、光源203の発光タイミングと、受光部204の露光タイミングとの関係を示すタイミング図である。
[0128]
 図10において、Tpは光源203が被写体を照射する照射光を発光する発光期間であり、Tdは、光源203が照射光を発光してから、その照射光が被写体により反射した反射光が、受光部204に戻ってくるまでの遅延時間である。そして、第1露光期間は、光源203が照射光を発光する発光期間と同じタイミングとなっており、第2露光期間は、第1露光期間の終了時点から、発光期間Tpが経過するまでのタイミングとなっている。
[0129]
 図10において、q1は、第1露光期間内における反射光による、受光部204を構成する一の画素における露光量を示し、q2は、第2露光期間内における反射光による、その一の画素における露光量を示す。
[0130]
 光源203による照射光の発光と、受光部204による露光とを、図10に示されるタイミングで行うことで、受光部204を構成する各画素における被写体までの距離dは、光速をcとして、次式(式1)で表すことができる。
[0131]
 d=c×Tp/2×q1/(q1+q2)        …式1
[0132]
 このため、信号処理部230は、式1を利用することで、列処理部220により生成された撮像信号に基づいて、被写体までの距離を算出することができる。
[0133]
 再び図9に戻って、測距撮像装置1Bの構成についての説明を続ける。
[0134]
 出力インターフェース部240は、信号処理部230により生成された距離信号と輝度信号とを外部に出力する。
[0135]
 PLL250は、外部から入力されるクロックを、適宜逓倍、分周して、タイミング制御部100Aに供給する。
[0136]
 上記構成の測距撮像装置1Cによると、実施の形態1に係る測距撮像装置1の場合と同様に、発光タイミング及び露光タイミングの変動を、精度よく抑制することができる。このため、上記構成の測距撮像装置1Cによると、精度よく測距することができる。
[0137]
 なお、測距撮像装置1Cは、図9に示すように、半導体チップ300の外部に露光駆動部202を備える構成であるとして説明した。これに対して、測距撮像装置1Cは、例えば、図11に示すように、露光駆動部202が半導体チップ300に集積される構成であっても構わない。
[0138]
 (補足)
 以上、本開示に係る測距撮像装置について、実施の形態1~実施の形態4に基づいて説明したが、本開示は、これら実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示に含まれる。
[0139]
 (1)実施の形態1において、測距撮像装置1は、タイミング制御部100と、位相調整回路2と、光源駆動部201と、露光駆動部202と、光源203と、受光部204とを備えるとして説明した。しかしながら、測距撮像装置1は、これら構成要素全てを内部に含む構成に限定されない。測距撮像装置1は、少なくとも、タイミング制御部100と、受光部204と、位相調整回路2とを内部に含む構成であれば、光源203と光源駆動部201とを、外部に備える構成であっても構わない。
[0140]
 (2)実施の形態1において、測距撮像装置1は、第1のDLL回路5Aと第2のDLL回路5Bとを備え、発光開始のタイミングの変動と、発光停止のタイミングの変動とを精度よく抑制するとして説明した。これに対して他の一例として、測距撮像装置1は、第1のDLL回路5Aと第2のDLL回路5Bとのいずれか一方を備え、発光開始のタイミングの変動と、発光停止のタイミングの変動とのいずれか一方を精度よく抑制する構成であっても構わない。
[0141]
 また、実施の形態1において、測距撮像装置1は、第3のDLL回路8Aと第4のDLL回路8Bとを備え、露光開始のタイミングの変動と、露光停止のタイミングの変動とを精度よく抑制するとして説明した。これに対して他の一例として、測距撮像装置1は、第3のDLL回路8Aと第4のDLL回路8Bとのいずれか一方を備え、露光開始のタイミングの変動と、露光停止のタイミングの変動とのいずれか一方を精度よく抑制する構成であっても構わない。
[0142]
 また、実施の形態1において、測距撮像装置1は、第1のDLL回路5Aと第2のDLL回路5Bと第3のDLL回路8Aと第4のDLL回路8Bとを備え、発光タイミングの変動と、露光タイミングの変動とを精度よく抑制するとして説明した。これに対して他の一例として、測距撮像装置1は、第1のDLL回路5Aと第2のDLL回路5Bとを備え、発光タイミングの変動を精度よく抑制する構成であっても構わないし、第3のDLL回路8Aと第4のDLL回路8Bとを備え、露光タイミングの変動を精度よく抑制する構成であっても構わない。
[0143]
 (3)実施の形態1において、固定遅延素子32Aは、可変遅延素子31Aのレプリカ回路であるとして説明した。しかしながら、固定遅延素子32Aは、遅延時間が、可変遅延素子31Aの最小の遅延時間又は最大の遅延時間で固定された遅延素子であれば、必ずしも、可変遅延素子31Aのレプリカ回路に限定される必要はない。

産業上の利用可能性

[0144]
 本開示に係る測距撮像装置は、被写体までの距離を計測する装置等に広く利用可能である。

符号の説明

[0145]
 1、1A、1B 測距撮像装置
 2 位相調整回路
 3 第1のエッジ統合回路
 4 第1のエッジ分離回路
 5A 第1のDLL回路
 5B 第2のDLL回路
 6 第2のエッジ統合回路
 7 第2のエッジ分離回路
 8A 第3のDLL回路
 8B 第4のDLL回路
 22A シフトレジスタ
 23A、23B、33A 位相比較回路
 24A、24B チャージポンプ
 25A、25B ループフィルタ
 26A、26B 遅延調整回路
 27A マスク信号生成回路
 28A 遮断スイッチ
 31A 可変遅延素子
 32A 固定遅延素子
 34 バッファ
 35、36 可変電流源
 37、38 固定電流源
 100、100A タイミング制御部
 101A 第1タイミング信号
 101B 第2タイミング信号
 102A 第3タイミング信号
 102B 第4タイミング信号
 103 第1フィードバック信号
 104 発光制御信号
 105 第2フィードバック信号
 106 露光制御信号
 107A 第1位相参照信号
 107B 第2位相参照信号
 110 撮像制御部
 111A 第1エッジ分離信号
 111B 第2エッジ分離信号
 112A 第3エッジ分離信号
 112B 第4エッジ分離信号
 201 光源駆動部
 202 露光駆動部
 203 光源
 204 受光部
 205 光電変換部
 210 垂直走査部
 220 列処理部
 230 信号処理部
 240 出力インターフェース部
 250 PLL部

請求の範囲

[請求項1]
 1以上のタイミング信号を出力するタイミング制御部と、
 光源から発せられた光の、被写体による反射光を受光し、前記被写体までの測距に用いられる信号を出力する受光部と、
 前記1以上のタイミング信号に基づいて、前記光源から前記被写体に光を発するために用いる発光制御信号と、前記受光部による露光を開始させるために用いる露光制御信号との少なくとも一方の信号を出力する位相調整回路と、を備え、
 前記位相調整回路は、前記1以上のタイミング信号の少なくとも1つに対する、前記少なくとも一方の信号の立ち上がりエッジと立ち下がりエッジとの少なくとも一方の位相を決定する1以上のDLL(Delay-Locked Loop)回路を有する
 測距撮像装置。
[請求項2]
 前記1以上のDLL回路には、前記少なくとも一方の信号の立ち上がりエッジの位相を決定する第1のDLL回路と、前記少なくとも一方の信号の立ち下がりエッジの位相を決定する第2のDLL回路と、が含まれ、
 前記位相調整回路は、更に、前記第1のDLL回路により位相が決定された立ち上がりエッジと、前記第2のDLL回路により位相が決定された立ち下がりエッジとを合成して、前記少なくとも一方の信号を出力する第1のエッジ統合回路を含む
 請求項1に記載の測距撮像装置。
[請求項3]
 前記第1のDLL回路は、前記発光制御信号の立ち上がりエッジの位相を決定し、
 前記第2のDLL回路は、前記発光制御信号の立ち下がりエッジの位相を決定し、
 前記1以上のDLL回路には、更に、前記露光制御信号の立ち上がりエッジの位相を決定する第3のDLL回路と、前記露光制御信号の立ち下がりエッジの位相を決定する第4のDLL回路と、が含まれ、
 前記1以上のタイミング信号には、第1タイミング信号と第2タイミング信号と第3タイミング信号と第4タイミング信号とが含まれ、
 前記位相調整回路は、更に、
 前記光源を駆動する光源駆動部から出力される第1フィードバック信号を、当該第1フィードバック信号の立ち上がりエッジに同期した第1エッジ分離信号と、当該第1フィードバック信号の立ち下がりエッジに同期した第2エッジ分離信号とに分離する第1のエッジ分離回路と、
 前記受光部を駆動する露光駆動部から出力される第2フィードバック信号を、当該第1フィードバック信号の立ち上がりエッジに同期した第3エッジ分離信号と、当該第1フィードバック信号の立ち下がりエッジに同期した第4エッジ分離信号とに分離する第2のエッジ分離回路と、を有し、
 前記第1のDLL回路は、前記第1タイミング信号と前記第1エッジ分離信号とを比較して前記発光制御信号の立ち上がりエッジの位相を決定し、
 前記第2のDLL回路は、前記第2タイミング信号と前記第2エッジ分離信号とを比較して前記発光制御信号の立ち下がりエッジの位相を決定し、
 前記第3のDLL回路は、前記第3タイミング信号と前記第3エッジ分離信号とを比較して前記露光制御信号の立ち上がりエッジの位相を決定し、
 前記第4のDLL回路は、前記第4タイミング信号と前記第4エッジ分離信号とを比較して前記露光制御信号の立ち下がりエッジの位相を決定し、
 前記第1のエッジ統合回路は、前記発光制御信号を出力し、
 前記位相調整回路は、更に、前記第3のDLL回路により位相が決定された立ち上がりエッジと、前記第4のDLL回路により位相が決定された立ち下がりエッジとを合成して、前記露光制御信号を出力する第2のエッジ統合回路を含む
 請求項2に記載の測距撮像装置。
[請求項4]
 前記光源駆動部と前記露光駆動部とを備える
 請求項3に記載の測距撮像装置。
[請求項5]
 前記第1のDLL回路は、前記発光制御信号の立ち上がりエッジの位相を決定し、
 前記第2のDLL回路は、前記発光制御信号の立ち下がりエッジの位相を決定し、
 前記1以上のDLL回路には、更に、前記露光制御信号の立ち上がりエッジの位相を決定する第3のDLL回路と、前記露光制御信号の立ち下がりエッジの位相を決定する第4のDLL回路と、が含まれ、
 前記1以上のタイミング信号には、第1タイミング信号と第2タイミング信号と第3タイミング信号と第4タイミング信号とが含まれ、
 前記位相調整回路は、更に、
 前記光源から発せられた光を直接受光する光電変換部から出力される第1フィードバック信号を、当該第1フィードバック信号の立ち上がりエッジに同期した第1エッジ分離信号と、当該第1フィードバック信号の立ち下がりエッジに同期した第2エッジ分離信号とに分離する第1のエッジ分離回路と、
 前記受光部を駆動する露光駆動部から出力される第2フィードバック信号を、当該第1フィードバック信号の立ち上がりエッジに同期した第3エッジ分離信号と、当該第1フィードバック信号の立ち下がりエッジに同期した第4エッジ分離信号とに分離する第2のエッジ分離回路と、を有し、
 前記第1のDLL回路は、前記第1タイミング信号と前記第1エッジ分離信号とを比較して前記発光制御信号の立ち上がりエッジの位相を決定し、
 前記第2のDLL回路は、前記第2タイミング信号と前記第2エッジ分離信号とを比較して前記発光制御信号の立ち下がりエッジの位相を決定し、
 前記第3のDLL回路は、前記第3タイミング信号と前記第3エッジ分離信号とを比較して前記露光制御信号の立ち上がりエッジの位相を決定し、
 前記第4のDLL回路は、前記第4タイミング信号と前記第4エッジ分離信号とを比較して前記露光制御信号の立ち下がりエッジの位相を決定し、
 前記第1のエッジ統合回路は、前記発光制御信号を出力し、
 前記位相調整回路は、更に、前記第3のDLL回路により位相が決定された立ち上がりエッジと、前記第4のDLL回路により位相が決定された立ち下がりエッジとを合成して、前記露光制御信号を出力する第2のエッジ統合回路を含む
 請求項2に記載の測距撮像装置。
[請求項6]
 前記光電変換部と前記露光駆動部とを備える
 請求項5に記載の測距撮像装置。
[請求項7]
 前記1以上のDLL回路の少なくとも1つは、
 前記1以上のタイミング信号の少なくとも1つのタイミング信号を遅延させるシフトレジスタを有し、当該シフトレジスタにより遅延された前記少なくとも1つのタイミング信号に基づいて、前記前記少なくとも一方の信号を出力する
 請求項1から請求項6のいずれか1項に記載の測距撮像装置。
[請求項8]
 前記1以上のDLL回路の少なくとも1つは、
 ループフィルタと、
 前記ループフィルタに電圧を供給するチャージポンプと、
 前記ループフィルタと前記チャージポンプとの間の電気的接続を、接続状態と非接続状態とのいずれかに切り替える遮断スイッチと、を有する
 請求項1から請求項7のいずれか1項に記載の測距撮像装置。
[請求項9]
 前記1以上のDLL回路の少なくとも1つは、
 可変遅延素子と、
 前記可変遅延素子に入力される信号が入力される固定遅延素子と、
 前記可変遅延素子の出力と前記固定遅延素子の出力とを比較して、前記可変遅延素子の出力と前記固定遅延素子の出力との位相差が所定の条件を満たす場合に所定の信号を出力する位相比較回路と、を有する
 請求項1から請求項8のいずれか1項に記載の測距撮像装置。
[請求項10]
 前記タイミング制御部と前記受光部と前記位相調整回路とが1つの半導体チップに含まれる
 請求項1から請求項9のいずれか1項に記載の測距撮像装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7A]

[ 図 7B]

[ 図 7C]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]