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1. WO2020129786 - 半導体装置

公開番号 WO/2020/129786
公開日 25.06.2020
国際出願番号 PCT/JP2019/048561
国際出願日 11.12.2019
IPC
H01L 29/78 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
66半導体装置の型
68整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76ユニポーラ装置
772電界効果トランジスタ
78絶縁ゲートによって生じる電界効果を有するもの
出願人
  • パナソニックセミコンダクターソリューションズ株式会社 PANASONIC SEMICONDUCTOR SOLUTIONS CO., LTD. [JP]/[JP]
発明者
  • 大河 亮介 OKAWA, Ryosuke
  • 今井 俊和 IMAI, Toshikazu
  • 吉田 一磨 YOSHIDA, Kazuma
  • 井上 翼 INOUE, Tsubasa
  • 今村 武司 IMAMURA, Takeshi
代理人
  • 新居 広守 NII, Hiromori
  • 寺谷 英作 TERATANI, Eisaku
  • 道坂 伸一 MICHISAKA, Shinichi
優先権情報
62/782,18019.12.2018US
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置
要約
(EN)
A semiconductor device (1) has a transistor (10) and a transistor (20) formed respectively in a first area (A1) and a second area (A2) of a rectangular semiconductor layer (40) in a plan view. The semiconductor device has on a surface of the semiconductor layer (40) a first source pad (111), a first gate pad (119), a second source pad (121), and a second gate pad (129). In a plan view, the transistor (10) and the transistor (20) are aligned in a first direction, the first gate pad (119) is disposed such that the first source pad (111) is not even partially held between the first gate pad and one long side or the other long side in the first direction of the semiconductor layer (40), or between the first gate pad and a boundary between the first area (A1) and the second area (A2), and the second gate pad (129) is disposed such that the second source pad (121) is not even partially held between the second gate pad and the one long side or the other long side, or between the second gate pad and the boundary.
(FR)
L'invention concerne un dispositif à semi-conducteur (1) comportant un transistor (10) et un transistor (20) formés respectivement dans une première zone (A1) et une seconde zone (A2) d'une couche semi-conductrice rectangulaire (40) dans une vue en plan. Le dispositif à semi-conducteur comporte, sur une surface de la couche semi-conductrice (40), un premier plot de source (111), un premier plot de grille (119), un second plot de source (121) et un second plot de grille (129). Dans une vue en plan, le transistor (10) et le transistor (20) sont alignés dans une première direction, le premier plot de grille (119) est disposé de sorte que le premier plot de source (111) ne soit pas maintenu même partiellement entre le premier plot de grille et un côté long ou l'autre côté long dans la première direction de la couche semi-conductrice (40), ou entre le premier plot de grille et une frontière entre la première zone (A1) et la seconde zone (A2), et le second plot de grille (129) est disposé de sorte que le second plot de source (121) ne soit pas maintenu même partiellement entre le second plot de grille et le côté long ou l'autre côté long, ou entre le second plot de grille et la frontière.
(JA)
半導体装置(1)は、平面視において矩形状の半導体層(40)の第1の領域(A1)に形成されたトランジスタ(10)と第2の領域(A2)に形成されたトランジスタ(20)とを有し、半導体層(40)の表面に、第1のソースパッド(111)、第1のゲートパッド(119)、第2のソースパッド(121)、および、第2のゲートパッド(129)を有し、平面視において、トランジスタ(10)とトランジスタ(20)とが第1の方向に並び、第1のゲートパッド(119)は、半導体層(40)の、第1の方向の一方の長辺もしくは他方の長辺との間に、および、第1の領域(A1)と第2の領域(A2)との境界との間に、第1のソースパッド(111)の一部でも挟まれないように配置され、第2のゲートパッド(129)は、一方の長辺もしくは他方の長辺との間に、および、境界との間に、第2のソースパッド(121)の一部でも挟まれないように配置される。
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