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1. WO2020129375 - 半導体装置

公開番号 WO/2020/129375
公開日 25.06.2020
国際出願番号 PCT/JP2019/040216
国際出願日 11.10.2019
IPC
H01L 21/336 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
04少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18不純物,例.ドーピング材料,を含むまたは含まない周期表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334ユニポーラ型の装置の製造のための多段階工程
335電界効果トランジスタ
336絶縁ゲートを有するもの
H01L 29/06 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
02半導体本体
06半導体本体の形状に特徴のあるもの;半導体領域の形状,相対的な大きさまたは配列に特徴のあるもの
H01L 29/78 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
66半導体装置の型
68整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76ユニポーラ装置
772電界効果トランジスタ
78絶縁ゲートによって生じる電界効果を有するもの
H01L 29/786 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
66半導体装置の型
68整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76ユニポーラ装置
772電界効果トランジスタ
78絶縁ゲートによって生じる電界効果を有するもの
786薄膜トランジスタ
H01L 29/861 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
66半導体装置の型
86整流,増幅,発振またはスイッチされる電流を流す1つ以上の電極に電流または電圧のみの変化のみを与えることにより制御可能なもの
861ダイオード
H01L 29/868 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
66半導体装置の型
86整流,増幅,発振またはスイッチされる電流を流す1つ以上の電極に電流または電圧のみの変化のみを与えることにより制御可能なもの
861ダイオード
868PINダイオード
出願人
  • 株式会社日立製作所 HITACHI, LTD. [JP]/[JP]
発明者
  • 和田 真一郎 WADA Shinichirou
代理人
  • ポレール特許業務法人 POLAIRE I.P.C.
優先権情報
2018-23711519.12.2018JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置
要約
(EN)
Provided is a highly pressure-resistant LDMOS field effect transistor, wherein the highly pressure-resistant LDMOS field effect transistor can achieve both an increase in pressure resistance and a decrease in ON resistance. The present invention is characterized in comprising: a first-electroconductive-type body region formed on the main surface of a semiconductor substrate; a second-electroconductive-type source region formed on the surface of the body region; a second-electroconductive-type drift region formed so as to contact the body region; a second-electroconductive-type drain region formed on the drift region; a first-electroconductive-type embedding region in contact with the body region and formed below the drift region; a gate electrode formed on the body region between the source region and the drift region, and on the drift region near the source region, a gate insulation film being interposed between the gate electrode and said regions; a first field plate extending from the gate electrode toward the drain region, the first field plate being formed on the drift region with a first insulation film interposed therebetween; and a second field plate in contact with the source region or the gate electrode, the second field plate being formed on the first field plate with a second insulation film interposed therebetween, the distance between the embedding region and the drain region being less than the distance between the first field plate and the drain region, and more than the distance between the second field plate and the drain region.
(FR)
L'invention concerne un transistor à effet de champ LDMOS hautement résistant à la pression, le transistor à effet de champ LDMOS hautement résistant à la pression pouvant atteindre à la fois une augmentation de la résistance à la pression et une diminution de la résistance à l'état passant. La présente invention est caractérisée en ce qu'elle comprend : une région de corps de premier type de conductivité électrique formée sur la surface principale d'un substrat semi-conducteur ; une région de source de second type de conductivité électrique formée sur la surface de la région de corps ; une région de dérive de second type de conductivité électrique formée de façon à entrer en contact avec la région de corps ; une région de drain de second type de conductivité électrique formée sur la région de dérive ; une région d'incorporation de premier type de conductivité électrique en contact avec la région de corps et formée au-dessous de la région de dérive ; une électrode de grille formée sur la région de corps entre la région de source et la région de dérive, et sur la région de dérive à proximité de la région de source, un film d'isolation de grille étant interposé entre l'électrode de grille et lesdites régions ; une première plaque de champ s'étendant de l'électrode de grille vers la région de drain, la première plaque de champ étant formée sur la région de dérive avec un premier film d'isolation interposé entre celles-ci ; et une seconde plaque de champ en contact avec la région de source ou l'électrode de grille, la seconde plaque de champ étant formée sur la première plaque de champ avec un second film d'isolation interposé entre celles-ci, la distance entre la région d'incorporation et la région de drain étant inférieure à la distance entre la première plaque de champ et la région de drain, et plus que la distance entre la seconde plaque de champ et la région de drain.
(JA)
高耐圧LDMOS電界効果トランジスタにおいて、高耐圧化と低オン抵抗化の両立が可能な高性能な高耐圧LDMOS電界効果トランジスタを提供する。半導体基板の主面に形成された第1導電型のボディ領域と、前記ボディ領域の表面に形成された第2導電型のソース領域と、前記ボディ領域と接するように形成された第2導電型のドリフト領域と、前記ドリフト領域上に形成された第2導電型のドレイン領域と、前記ボディ領域に接し、前記ドリフト領域の下方に形成された第1導電型の埋め込み領域と、前記ソース領域と前記ドリフト領域との間の前記ボディ領域及び前記ソース領域側の前記ドリフト領域上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極から前記ドレイン領域方向に延在し、前記ドリフト領域上に第1の絶縁膜を介して形成された、第1のフィールドプレートと、前記ソース領域又は前記ゲート電極に接し、前記第1のフィールドプレート上に第2の絶縁膜を介して形成された、第2のフィールドプレートと、を備え、前記埋め込み領域と前記ドレイン領域との距離は、前記第1のフィールドプレートと前記ドレイン領域との距離よりも短く、前記第2のフィールドプレートと前記ドレイン領域との距離よりも長いことを特徴とする。
国際事務局に記録されている最新の書誌情報