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1. WO2020129237 - 3次元半導体装置の製造方法

公開番号 WO/2020/129237
公開日 25.06.2020
国際出願番号 PCT/JP2018/047245
国際出願日 21.12.2018
IPC
H01L 21/336 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
04少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18不純物,例.ドーピング材料,を含むまたは含まない周期表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334ユニポーラ型の装置の製造のための多段階工程
335電界効果トランジスタ
336絶縁ゲートを有するもの
H01L 21/8234 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
701つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
771つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78複数の別個の装置に基板を分割することによるもの
82それぞれが複数の構成部品からなる装置,例.集積回路の製造
822基板がシリコン技術を用いる半導体であるもの
8232電界効果技術
8234MIS技術
H01L 21/8238 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
701つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
771つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78複数の別個の装置に基板を分割することによるもの
82それぞれが複数の構成部品からなる装置,例.集積回路の製造
822基板がシリコン技術を用いる半導体であるもの
8232電界効果技術
8234MIS技術
8238相補型電界効果トランジスタ,例.CMOS
H01L 21/8244 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
701つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
771つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78複数の別個の装置に基板を分割することによるもの
82それぞれが複数の構成部品からなる装置,例.集積回路の製造
822基板がシリコン技術を用いる半導体であるもの
8232電界効果技術
8234MIS技術
8239メモリ構造
8244スタティックランダムアクセスメモリ構造(SRAM)
H01L 27/088 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
081種類の半導体構成部品だけを含むもの
085電界効果構成部品のみを含むもの
088構成部品が絶縁ゲートを有する電界効果トランジスタであるもの
H01L 27/092 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
081種類の半導体構成部品だけを含むもの
085電界効果構成部品のみを含むもの
088構成部品が絶縁ゲートを有する電界効果トランジスタであるもの
092相補型MIS電界効果トランジスタ
出願人
  • ユニサンティス エレクトロニクス シンガポール プライベート リミテッド UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG]/[SG] (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JO, JP, KE, KG, KH, KM, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW)
  • 舛岡 富士雄 MASUOKA Fujio [JP]/[JP] (US)
  • 原田 望 HARADA Nozomu [JP]/[JP] (US)
  • リ イーソ LI Yisuo [SG]/[SG] (US)
発明者
  • 舛岡 富士雄 MASUOKA Fujio
  • 原田 望 HARADA Nozomu
  • リ イーソ LI Yisuo
代理人
  • 田中 伸一郎 TANAKA Shinichiro
  • 須田 洋之 SUDA Hiroyuki
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) METHOD FOR MANUFACTURING THREE-DIMENSIONAL SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION D'UN DISPOSITIF À SEMI-CONDUCTEUR TRIDIMENSIONNEL
(JA) 3次元半導体装置の製造方法
要約
(EN)
A mask material layer 7 is formed on a semiconductor layer 6. A belt-like mask material layer 8a is formed which has, on a top portion, a belt-like mask material layer 9a that has the same planer shape. Belt-like mask material layers 12aa, 12ab are formed which contact the belt-like mask material layers 7, 8a on both sides thereof and have, on top portions, belt-like mask material layers 15a, 15b which have the same planer shapes. Belt-like mask material layers 16a, 16b are formed which contact the belt-like mask material layers 12aa, 12ab, 15a, 15b on both outer sides thereof and have, on top portions, belt-like mask material layers 17a, 17b which have the same planer shapes. An orthogonal belt-like mask material layer is formed above the belt-like mask material layer 9a in a direction orthogonal to the direction of extension of the belt-like mask material layer 9a in planar view. A semiconductor pillar is formed in a region in which the orthogonal belt-like mask material layer overlaps the belt-like mask material layers 8a, 16a, 16b by etching the semiconductor layer 6. A pillar-like semiconductor device in which the semiconductor pillar has been formed into a channel is thus formed.
(FR)
L'invention concerne une couche de matériau de masque 7 qui est formée sur une couche semi-conductrice 6. Une couche de matériau de masque de type courroie 8a est formée qui a, sur une partie supérieure, une couche de matériau de masque de type courroie 9a qui a la même forme de raboteuse. Des couches de matériau de masque de type courroie 12aa, 12ab sont formées qui entrent en contact avec les couches de matériau de masque de type courroie 7, 8a sur les deux côtés de celles-ci et ont, sur des parties supérieures, des couches de matériau de masque de type courroie 15a, 15b qui ont les mêmes formes de raboteuse. Des couches de matériau de masque de type courroie sont formées, lesquelles sont en contact avec les couches de matériau de masque de type courroie, 15b sur les deux côtés externes de celles-ci et ont, sur des parties supérieures, des couches de matériau de masque de type courroie 17a, 17b qui ont les mêmes formes de raboteuse. Une couche de matériau de masque de type courroie orthogonale est formée au-dessus de la couche de matériau de masque de type courroie 9a dans une direction orthogonale à la direction d'extension de la couche de matériau de masque de type courroie 9a dans une vue en plan. Un pilier semi-conducteur est formé dans une région dans laquelle la couche de matériau de masque de type courroie orthogonale chevauche les couches de matériau de masque de type courroie 8a, 16a, 16b par gravure de la couche semi-conductrice 6. Un dispositif à semi-conducteur de type pilier dans lequel le pilier semi-conducteur a été formé dans un canal est ainsi formé.
(JA)
半導体層6上に、マスク材料層7を形成する。そして、同じ平面形状を有する帯状マスク材料層9aを頂部に有する帯状マスク材料層8aを形成する。そして、帯状マスク材料層7、8aの両側面に接して、同じ平面形状を有する帯状マスク材料層15a、15bを頂部に有する帯状マスク材料層12aa、12abを形成する。そして、帯状マスク材料層12aa、12ab、15a、15bの外側の両側面に接して、同じ平面形状を有する帯状マスク材料層17a、17bを頂部に有する帯状マスク材料層16a、16bを形成する。そして、前記帯状マスク材料層9aの上方に、平面視において、前記帯状マスク材料層9aが伸延している方向に直交している方向に、直交帯状マスク材料層を形成する。この直交帯状マスク材料層と、帯状マスク材料層8a、16a、16bの重なり領域に、半導体層6のエッチングにより、半導体柱を形成する。そして、この半導体柱をチャネルにした柱状半導体装置を形成する。
国際事務局に記録されている最新の書誌情報