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1. WO2020121793 - 半導体装置

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明 細 書

発明の名称 半導体装置

技術分野

0001  

背景技術

0002   0003   0004   0005  

先行技術文献

特許文献

0006  

発明の概要

発明が解決しようとする課題

0007   0008  

課題を解決するための手段

0009  

発明の効果

0010  

図面の簡単な説明

0011  

発明を実施するための形態

0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142   0143   0144   0145   0146   0147   0148   0149   0150   0151   0152   0153   0154   0155   0156   0157   0158   0159   0160   0161   0162   0163   0164   0165   0166   0167   0168   0169   0170   0171   0172   0173   0174   0175   0176   0177   0178   0179   0180   0181   0182   0183   0184   0185   0186   0187   0188   0189   0190   0191  

産業上の利用可能性

0192  

符号の説明

0193  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11  

図面

1A   1B   2A   2B   2C   3A   3B   4A   4B   4C   4D   4E   4F   4G   4H   4I   5A   5B   5C   5D   5E   6A   6B   7A   7B   7C   8   9   10   11A   11B   11C   11D   11E   12   13   14A   14B   14C   14D   14E   14F   14G   14H   14I   14J   14K   14L   14M   14N   14O   15   16   17   18   19   20   21   22   23  

明 細 書

発明の名称 : 半導体装置

技術分野

[0001]
 本開示は、半導体装置に関する。

背景技術

[0002]
 LED(Light Emitting Diode)などの半導体発光素子は、様々な機器の光源として利用されている。例えば、LEDは、DRL(Daytime Running Lights)およびHL(Head Lamp)などの車載用照明装置の車載光源に用いられている。特に、光出力が1W以上のハイパワーLEDを用いた車載光源の市場が伸びており、HalogenランプまたはHIDランプのLED化が急速に拡大している。
[0003]
 車載光源については省スペースおよびデザイン性の向上の要求が高まっていることからLEDの小型化・大電流化・集積化が進展している。これに伴いLEDに要求される信頼性の確保においてLEDの発熱を如何に放熱するかが鍵となる。
[0004]
 LEDチップなどの半導体チップの小型化・大電流化・集積化を実現するために、半導体チップと実装基板とを接合する技術として、フェイスダウン方式で半導体チップを実装基板に接合するフリップチップボンディング(フリップチップ接合)が知られている。この方式は、半導体チップをフリップ(ひっくり返す)して実装基板の電極と半導体チップの電極とを金属バンプを用いて直接接合するものであり、半導体チップの電極形成面を上面に向けてワイヤ接続するフェイスアップ方式で半導体チップを実装基板に接合する場合と比べて、ワイヤ径およびワイヤの引き回しにとらわれず、大電流化・高集積化に向いており、高出力用途の実装方法として車載光源に採用されている。
[0005]
 この種の従来の半導体装置が特許文献1に開示されている。特許文献1には、放熱性の向上を目的として、半導体素子と実装基板とを接合する際に、半導体素子と実装基板との間の複数の金属バンプを密に配置する技術が開示されている。

先行技術文献

特許文献

[0006]
特許文献1 : 特開2011-9429号公報

発明の概要

発明が解決しようとする課題

[0007]
 しかしながら、特許文献1に開示された半導体装置では、離散的配置の金属バンプを介して半導体素子を実装基板に実装する際の実装荷重が半導体素子および実装基板の各々の電極と金属バンプとの接触面に局所集中的にかかるため、半導体素子および実装基板の各々の電極にダメージを与えてしまう。このため、電極不良などの実装ダメージが発生し、長期信頼性に劣るという課題がある。
[0008]
 本開示は、実装ダメージを低減して長期信頼性に優れた半導体装置を提供することを目的とする。

課題を解決するための手段

[0009]
 本開示に係る半導体装置の一態様は、半導体積層構造に設けられた第1電極と、基板に設けられた第2電極と、前記第1電極と前記第2電極とを接合する接合金属層とを備え、前記接合金属層の内部に隙間が存在している。

発明の効果

[0010]
 本開示によれば、実装ダメージを低減することができるので、長期信頼性に優れた半導体装置を実現することができる。

図面の簡単な説明

[0011]
[図1A] 図1Aは、図2BのIA-IA線における実施の形態1に係る半導体装置の断面図である。
[図1B] 図1Bは、図2BのIB-IB線における実施の形態1に係る半導体装置の断面図である。
[図2A] 図2Aは、図1Bに示される破線Tで切断したときのT断面における実施の形態1に係る半導体装置の断面図である。
[図2B] 図2Bは、図1Bに示される破線Mで切断したときのM断面における実施の形態1に係る半導体装置の断面図である。
[図2C] 図2Cは、図1Bに示される破線Bで切断したときのB断面における実施の形態1に係る半導体装置の断面図である。
[図3A] 図3Aは、実施の形態1に係る半導体装置の製造方法の第1工程において、基板を準備する工程を示す図である。
[図3B] 図3Bは、実施の形態1に係る半導体装置の製造方法の第1工程において、半導体積層構造を形成する工程を示す図である。
[図4A] 図4Aは、実施の形態1に係る半導体装置の製造方法の第2工程において、半導体積層構造をエッチングする工程を示す図である。
[図4B] 図4Bは、実施の形態1に係る半導体装置の製造方法の第2工程において、絶縁膜を形成する工程を示す図である。
[図4C] 図4Cは、実施の形態1に係る半導体装置の製造方法の第2工程において、第1n側電極のオーミックコンタクト層およびバリア電極を形成する工程を示す図である。
[図4D] 図4Dは、実施の形態1に係る半導体装置の製造方法の第2工程において、第1p側電極の反射電極を形成する工程を示す図である。
[図4E] 図4Eは、実施の形態1に係る半導体装置の製造方法の第2工程において、第1p側電極のバリア電極を形成する工程を示す図である。
[図4F] 図4Fは、実施の形態1に係る半導体装置の製造方法の第2工程において、シード膜を形成する工程を示す図である。
[図4G] 図4Gは、実施の形態1に係る半導体装置の製造方法の第2工程において、レジストを形成する工程を示す図である。
[図4H] 図4Hは、実施の形態1に係る半導体装置の製造方法の第2工程において、第1p側電極および第1n側電極のカバー電極を形成する工程を示す図である。
[図4I] 図4Iは、実施の形態1に係る半導体装置の製造方法の第2工程において、レジストを除去する工程を示す図である。
[図5A] 図5Aは、実施の形態1に係る半導体装置の製造方法の第3工程において、開口部を有するレジストを形成する工程を示す図である。
[図5B] 図5Bは、実施の形態1に係る半導体装置の製造方法の第3工程において、金めっき膜を形成する工程を示す図である。
[図5C] 図5Cは、実施の形態1に係る半導体装置の製造方法の第3工程において、レジストを除去する工程を示す図である。
[図5D] 図5Dは、実施の形態1に係る半導体装置の製造方法の第3工程において、シード膜の一部を除去して電極をpn分離する工程を示す図である。
[図5E] 図5Eは、実施の形態1に係る半導体装置の製造方法の第3工程において、熱処理を行う工程を示す図である。
[図6A] 図6Aは、実施の形態1に係る半導体装置の製造方法の第4工程において、実装基板の上に半導体素子を配置する工程を示す図である。
[図6B] 図6Bは、実施の形態1に係る半導体装置の製造方法の第4工程において、実装基板の上に半導体素子を実装して超音波接合する工程を示す図である。
[図7A] 図7Aは、図5Dにおける領域VIIAの拡大図である。
[図7B] 図7Bは、図5Eにおける領域VIIBの拡大図である。
[図7C] 図7Cは、図7Bの状態から、さらに結晶粒が粗大化した状態を示す図である。
[図8] 図8は、結晶粒径の測定方法を説明するための図である。
[図9] 図9は、金めっき膜の平均結晶粒径と単層金めっき膜の硬度との関係を示す図である。
[図10] 図10は、実施の形態1において、半導体素子を実装基板に実装する際の接合処理のタイミングチャートである。
[図11A] 図11Aは、半導体素子と実装基板との接合処理を行う前の金属バンプと実装基板の第2電極との状態を模式的に示す断面図である。
[図11B] 図11Bは、半導体素子と実装基板との接合処理の処理開始時の金属バンプと実装基板の第2電極との状態を模式的に示す断面図である。
[図11C] 図11Cは、図10におけるStep.1とStep.2との切り替え時(処理開始から約100ms後)における金属バンプと実装基板の第2電極との接合状態を模式的に示す断面図である。
[図11D] 図11Dは、図10におけるStep.2の途中過程(処理開始から約300ms後、超音波振動開始から200ms後)の金属バンプと実装基板の第2電極との接合状態を模式的に示す断面図である。
[図11E] 図11Eは、図10におけるStep.2の終了時点(処理開始から約400ms後、超音波振動開始から300ms後)の金属バンプと実装基板の第2電極との接合状態を模式的に示す断面図である。
[図12] 図12は、特許文献1に開示された従来の半導体装置の製造方法を示す断面図である。
[図13] 図13は、実施の形態1に係る半導体装置の実装前後の構成を示す図である。
[図14A] 図14Aは、実施の形態1の変形例1に係る半導体装置における接合金属層の隙間のパターンを示す図である。
[図14B] 図14Bは、実施の形態1の変形例2に係る半導体装置における接合金属層の隙間のパターンを示す図である。
[図14C] 図14Cは、実施の形態1の変形例3に係る半導体装置における接合金属層の隙間のパターンを示す図である。
[図14D] 図14Dは、実施の形態1の変形例4に係る半導体装置における接合金属層の隙間のパターンを示す図である。
[図14E] 図14Eは、実施の形態1の変形例5に係る半導体装置における接合金属層の隙間のパターンを示す図である。
[図14F] 図14Fは、実施の形態1の変形例6に係る半導体装置における接合金属層の隙間のパターンを示す図である。
[図14G] 図14Gは、実施の形態1の変形例7に係る半導体装置における接合金属層の隙間のパターンを示す図である。
[図14H] 図14Hは、実施の形態1の変形例8に係る半導体装置における接合金属層の隙間のパターンを示す図である。
[図14I] 図14Iは、実施の形態1の変形例9に係る半導体装置における接合金属層の隙間のパターンを示す図である。
[図14J] 図14Jは、実施の形態1の変形例10に係る半導体装置における接合金属層の隙間のパターンを示す図である。
[図14K] 図14Kは、実施の形態1の変形例11に係る半導体装置における接合金属層の隙間のパターンを示す図である。
[図14L] 図14Lは、実施の形態1の変形例12に係る半導体装置における接合金属層の隙間のパターンを示す図である。
[図14M] 図14Mは、実施の形態1の変形例13に係る半導体装置における接合金属層の隙間のパターンを示す図である。
[図14N] 図14Nは、実施の形態1の変形例14に係る半導体装置における接合金属層の隙間のパターンを示す図である。
[図14O] 図14Oは、実施の形態1の変形例15に係る半導体装置における接合金属層の隙間のパターンを示す図である。
[図15] 図15は、実施の形態2に係る半導体装置の実装前後の構成を示す断面図である。
[図16] 図16は、図15の(b)のM断面の拡大図である。
[図17] 図17は、実施の形態2の変形例1に係る半導体装置における接合金属層の隙間のパターンを示す図である。
[図18] 図18は、実施の形態2の変形例2に係る半導体装置における接合金属層の隙間のパターンを示す図である。
[図19] 図19は、実施の形態2の変形例3に係る半導体装置の実装前後の構成を示す断面図である。
[図20] 図20は、実施の形態3に係る半導体装置の実装前後の構成を示す断面図である。
[図21] 図21は、実施の形態3の変形例1に係る半導体装置の実装後の構成を示す断面図である。
[図22] 図22は、実施の形態3の変形例2に係る半導体装置の実装後の構成を示す断面図である。
[図23] 図23は、実施の形態3の変形例3に係る半導体装置の実装後の構成を示す断面図である。

発明を実施するための形態

[0012]
 (実施の形態)
 以下、本開示の実施の形態について、図面を参照しながら説明する。なお、以下に説明する実施の形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置および接続形態、並びに、工程および工程の順序などは、一例であって本開示を限定する主旨ではない。
[0013]
 また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺などは必ずしも一致していない。なお、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。
[0014]
 (実施の形態1)
 [半導体装置]
 まず、実施の形態1に係る半導体装置1の構成について、図1A~図1Bおよび図2A~図2Cを用いて説明する。図1Aおよび図1Bは、実施の形態1に係る半導体装置1の断面図である。図2Aは、図1Bに示される破線Tで切断したときのT断面における同半導体装置1の断面図である。図2Bは、図1Bに示される破線Mに沿って切断したときのM断面における同半導体装置1の断面図である。図2Cは、図1Bに示される破線Bに沿って切断したときのB断面における同半導体装置1の断面図である。なお、図1Aは、図2BのIA-IA線における断面図であり、図1Bは、図2BのIB-IB線における断面図である。また、図2A~図2Cにおいて、破線T、破線Mおよび破線Bの各々は、接合金属層30の厚み方向(高さ方向)に垂直な平面を示している。破線Mは、隙間33を通る平面であり、破線Tと破線Bとの間に位置している。
[0015]
 図1Aおよび図1Bに示すように、実施の形態1に係る半導体装置1は、半導体素子10と、実装基板20と、半導体素子10と実装基板20とを接合する接合金属層30とを備える。
[0016]
 半導体素子10は、実装基板20に配置されている。具体的には、半導体素子10は、接合金属層30を介して実装基板20に接合されることで、実装基板20に実装される。本実施の形態において、半導体素子10は、発光ダイオード(LED)チップである。したがって、半導体装置1は、LEDチップを備える半導体発光装置である。
[0017]
 半導体素子10は、半導体積層構造11と、半導体積層構造11に設けられた第1電極E1とを有する。具体的に、半導体素子10は、第1電極E1として、半導体積層構造11に形成された第1p側電極12および第1n側電極13を有する。第1p側電極12および第1n側電極13は、接合金属層30と接する金からなる表面層を含む少なくとも2層からなる。
[0018]
 なお、本明細書において、第1p側電極12および第1n側電極13は、特に区別して説明する必要がない場合は、まとめて第1電極E1と記載する場合がある。つまり、第1電極E1は、第1p側電極12および第1n側電極13の少なくとも一方のことである。
[0019]
 半導体積層構造11は、基板11aと、n型半導体層11b(第1導電型半導体層)と、活性層11cと、p型半導体層11d(第2導電型半導体層)とを有する。n型半導体層11b、活性層11cおよびp型半導体層11dは、基板11aに接する半導体積層体であり、基板11a側からこの順に積層されている。具体的には、n型半導体層11b、活性層11cおよびp型半導体層11dは、基板11aの上に、基板11aから離れる方向に向かって、この順で積層されている。
[0020]
 第1p側電極12および第1n側電極13は、半導体積層構造11に形成されている。第1p側電極12は、p型半導体層11dの上に形成されている。また、第1n側電極13は、n型半導体層11bの上に形成されている。具体的には、第1n側電極13は、p型半導体層11dおよび活性層11cの一部を除去することで部分的にn型半導体層11bを露出させた露出領域に形成されている。
[0021]
 本実施の形態において、半導体積層構造11の上には絶縁膜として酸化膜14が形成されている。第1p側電極12は、酸化膜14の開口部から露出するp型半導体層11dの上に形成され、第1n側電極13は、酸化膜14の開口部から露出するn型半導体層11bの上に形成されている。
[0022]
 第1p側電極12は、半導体積層構造11側から順に積層された、反射電極12a、バリア電極12b、シード層12cおよびカバー電極12dを有する。具体的には、反射電極12a、バリア電極12b、シード層12cおよびカバー電極12dは、半導体積層構造11の上に、この順で積層されている。第1p側電極12において、反射電極12aは、半導体積層構造11の活性層11cからの光を反射する金属膜であり、半導体積層構造11のp型半導体層11d(第2導電型半導体層)に接して配置されている。
[0023]
 また、第1n側電極13は、半導体積層構造11側から順に積層された、オーミックコンタクト層13a、バリア電極13b、シード層13cおよびカバー電極13dを有する。
[0024]
 また、第1p側電極12および第1n側電極13において、カバー電極12dおよび13dは、接合金属層30と接する金からなる表面層である。具体的には、カバー電極12dおよび13dは、シード層12cおよび13cを下地層として形成された金めっき膜である。
[0025]
 実装基板20は、基板21と、基板21に設けられた第2電極E2とを有する。具体的には、実装基板20は、第2電極E2として、基板21の一方の面に形成された第2p側電極22および第2n側電極23を有する。第2p側電極22および第2n側電極23は、半導体素子10に電流を印加するための引き出し電極である。
[0026]
 第2p側電極22は、半導体素子10の第1p側電極12と接合金属層30を介して接合されている。n側も同様に、第2n側電極23は、半導体素子10の第1n側電極13と接合金属層30を介して接合されている。
[0027]
 なお、本明細書において、第2p側電極22および第2n側電極23は、特に区別して説明する必要がない場合は、まとめて第2電極E2と記載する場合がある。つまり、第2電極E2は、第2p側電極22および第2n側電極23の少なくとも一方のことである。
[0028]
 接合金属層30は、半導体素子10と実装基板20とを接合している。つまり、接合金属層30は、半導体素子10と実装基板20とをつないでいる。具体的には、接合金属層30は、半導体積層構造11に設けられた第1電極E1と、基板21に設けられた第2電極E2とを接続している。
[0029]
 本実施の形態において、接合金属層30は、第1接合金属層31と第2接合金属層32とを有する。第1接合金属層31は、半導体素子10の第1p側電極12と実装基板20の第2p側電極22との間に位置しており、第1p側電極12と第2p側電極22とを接合している。また、第2接合金属層32は、半導体素子10の第1n側電極13と実装基板20の第2n側電極23との間に位置しており、第1n側電極13と第2n側電極23とを接合している。
[0030]
 第1接合金属層31と第2接合金属層32とは、同じ材料によって構成されている。本実施の形態において、第1接合金属層31および第2接合金属層32は、いずれも金めっき膜によって構成されている。
[0031]
 図1A~図1Bおよび図2A~図2Cに示すように、接合金属層30の内部には隙間33が存在している。隙間33は、周囲が接合金属層30に囲まれるように存在している。具体的には、隙間33は、第1電極E1および第2電極E2に接することなく接合金属層30の中に埋め込まれるように接合金属層30内に存在している。本実施の形態において、隙間33は、第1接合金属層31に存在しており、第1p側電極12および第1n側電極13のいずれにも接することなく、第1接合金属層31の厚み方向の中央部付近に存在している。また、本実施の形態において、隙間33は、中空の空洞である。したがって、隙間33は空気層であり、隙間33には空気が存在している。
[0032]
 図2Bに示すように、隙間33は、接合金属層30を平面視したときに、線状であって、第1電極E1の外周辺に沿っている。具体的には、隙間33は、第1電極E1の外周辺に対して平行である。本実施の形態において、隙間33は、格子状に形成されている。
[0033]
 また、図1Aに示すように、隙間33の高さHは、接合金属層30の高さの10%以上であるとよい。なお、隙間33の高さHの上限は、特に限定されるものではないが、例えば、90%である。
[0034]
 詳細は後述するが、接合金属層30は、半導体素子10を実装基板20に実装する際に、半導体素子10と実装基板20との間に設けられた複数の金属バンプが互いに接続することで構成される。このとき、接合金属層30の内部に隙間33が形成される。つまり、隙間33は、複数の金属バンプを介して半導体素子10を実装基板20に実装するときに形成される。以下、隙間33が形成される過程を含めて半導体装置1の製造方法について詳細に説明する。
[0035]
 [半導体装置の製造方法]
 実施の形態1に係る半導体装置1の製造方法は、半導体素子10の半導体積層構造11を形成する第1工程(図3A~図3B)と、次いで、半導体素子10の第1電極を形成する第2工程(図4A~図4I)と、次いで、半導体素子10に金属バンプ30Yを形成する第3工程(図5A~図5E)と、次いで、フリップチップボンディングにより半導体素子10を実装基板20に実装をする第4工程(図6A~図6B)とを含む。
[0036]
  [第1工程(半導体積層構造の形成工程)]
 まず、図3A~図3Bに示すフローにより、半導体素子10の半導体積層構造11を形成する。図3A~図3Bは、半導体素子10の半導体積層構造11を形成するためのフローを示す図である。
[0037]
 具体的には、図3Aに示すように、まず、基板11aを準備する。本実施の形態では、基板11aには半導体からなる透光性基板として、GaNからなるウエハ(GaN基板)を用いている。
[0038]
 次に、図3Bに示すように、基板11aの上に、有機金属気相エピタキシャル成長法(MOVPE法)により、n型半導体層11bと、活性層11cと、p型半導体層11dとを順に積層することで、半導体積層構造11を形成することができる。
[0039]
 本実施の形態では、n型半導体層11bは、n型窒化物半導体層(例えばGaN層)であり、活性層11cは、窒化物半導体発光層であり、p型半導体層11dは、p型窒化物半導体層である。活性層11cを構成する窒化物半導体発光層は、少なくともGaとNとを含み、必要に応じて適量のInを含ませることで、所望の発光波長を得ることができる。本実施の形態では、活性層11cはInGaN層であり、発光ピーク波長が450nmとなるようにIn組成比を設定している。
[0040]
  [第2工程(第1電極の形成工程)]
 次に、図4A~図4Iに示すフローにより、半導体素子10の第1電極E1(第1p側電極12、第1n側電極13)を形成する。図4A~図4Iは、半導体素子10の第1電極E1を形成するためのフローを示す図である。
[0041]
 具体的には、まず、図4Aに示すように、上記の第1工程で形成された半導体積層構造11に対して、p型半導体層11dと活性層11cとn型半導体層11bとの一部をドライエッチングにより除去することで、n型半導体層11bの一部をp型半導体層11dおよび活性層11cから露出させる。これにより、n型半導体層11bの一部に露出領域を形成することができる。
[0042]
 次に、図4Bに示すように、n型半導体層11bの露出領域を含む半導体積層構造11の上面全体に絶縁膜として酸化膜14を成膜する。
[0043]
 その後、図示しないが、酸化膜14の上にレジストを塗布し、フォトリソグラフィによりn型半導体層11bの露出領域内に対応する位置にレジストに開口部を形成し、弗酸によるエッチングによりレジストの開口部内の酸化膜14を除去する。
[0044]
 次に、EB蒸着法を用いて、第1電極E1の第1n側電極13を形成するためのn側電極形成材料を成膜し、レジストリフトオフ法によりレジストと余分なn側電極形成材料を除去することで、酸化膜14を除去した領域に図4Cに示すように第1n側電極13の一部を形成する。
[0045]
 本実施の形態では、n側電極形成材料として、n型半導体層11bに近い側から離れる方向に向かって、オーミックコンタクト層13aとなるAl層(膜厚0.3μm)とバリア電極13bとなるTi層(膜厚0.1μm)とを順に成膜している。これにより、第1n側電極13の一部として、Al層からなるオーミックコンタクト層13aとTi層からなるバリア電極13bとの積層構造層を形成することができる。
[0046]
 なお、n型半導体層11b上に直接積層される第1n側電極13のAl層は、n型半導体層11bに対するオーミックコンタクト層として機能する。オーミックコンタクト層の材料は、例えば、Ti、V、Al、または、これらのいずれか一種類の金属を含む合金などとすることができる。また、バリア電極13bに用いたTi層は、下層のAl層と、後の工程で形成する上層のAu層とを反応させないためのバリアとして機能する。
[0047]
 その後、図示しないが、第1n側電極13および酸化膜14を覆うようにレジストを塗布し、フォトリソグラフィによりp型半導体層11dのレジストに開口部を形成し、弗酸によるエッチングによりレジストの開口部内の酸化膜14を除去する。
[0048]
 次に、EB蒸着法を用いて、第1電極E1の第1p側電極12を形成するためのp側電極形成材料を成膜し、レジストリフトオフ法によりレジストと余分なp側電極形成材料を除去することで、p型半導体層11d上の酸化膜14を除去した領域に、第1p側電極12の一部である反射電極12aを図4Dに示すように形成する。
[0049]
 本実施の形態では、Ag層からなる反射電極12a(p側電極形成材料)として、膜厚0.2μmのAg層を成膜している。この時、反射電極12aは、酸化膜14から離間するように形成される。言い換えると、反射電極12aと酸化膜14との間からp型半導体層11dが露出するように形成される。
[0050]
 なお、反射電極12aには、活性層11cの光を反射するために、反射率の高い、Ag、Al、Rhを含む金属材料からなる金属膜を用いるとよい。また、反射電極12aの成膜方法は、EB蒸着法に限るものではなく、スパッタ法であってもよい。
[0051]
 次に、図4Eに示すように、反射電極12aの上面および側面を覆うようにバリア電極12bを形成する。本実施の形態では、スパッタ法を用いて、バリア電極12bとして、膜厚0.8μmのTi層を形成している。バリア電極12bの材料としては、反射電極12aを保護するために、Ti、Ni、Pt、TiWなどを用いるとよい。この時、バリア電極12bは、酸化膜14と反射電極12aとの間に露出するp型半導体層11d、および、n型半導体層11b上の酸化膜14の端部を覆うように形成される。
[0052]
 次に、図4Fに示すように、第1p側電極12のバリア電極12bおよび第1n側電極13のバリア電極13bが形成されたウエハ全面に、EB蒸着法によってシード膜12Sを形成する。シード膜12Sは、第1p側電極12のシード層12cおよび第1n側電極13のシード層13cとなる金属膜であり、金めっきの下地電極として用いられる。本実施の形態において、シード膜12Sは、バリア電極12bおよび13bに近い側から離れる方向に向かって、Ti層およびAu層が積層された積層構造層である。
[0053]
 次に、図4Gに示すように、第1p側電極12に対応するバリア電極12bと第1n側電極13に対応するバリア電極13bとの境界領域におけるシード膜12S上に、レジスト15を形成する。
[0054]
 次に、図4Hに示すように、ウエハ上のレジスト15が形成されていない領域(レジスト非形成領域)に、シード膜12Sを下地電極として電解めっきにより金属を析出させることで、金めっき膜であるカバー電極12dおよび13dを形成する。カバー電極12dは、バリア電極12b上のシード膜12S上に形成され、カバー電極13dは、バリア電極13b上のシード膜12S上に形成される。カバー電極12dおよび13dとしてめっき膜を形成する際の条件の一例としては、めっき液温が50℃の非シアン系Auめっき液を用いて、析出速度を0.5μm/minに設定し、カバー電極12dおよび13dとして厚みが1.0μmの金めっき膜を形成した。
[0055]
 ここで、カバー電極12dおよび13dには、腐食耐性を高めるために、AuまたはAuを含む材料が用いられる。また、半導体素子10をカバー電極12d(カバー電極13d)側から平面視した場合、カバー電極12dはバリア電極12bを内包するように形成されており、また、カバー電極13dは、バリア電極13bを内包するように形成されている。なお、カバー電極12dとカバー電極13dとの間の半導体積層構造11側には酸化膜14が配置されている。
[0056]
 次に、図4Iに示すように、レジスト15を除去する。例えば、有機溶剤などによってシード膜12S上のレジスト15を除去する。
[0057]
  [第3工程(金属バンプの形成工程)]
 次に、図5A~図5Eに示すフローにより、半導体素子10に金属バンプ30Yを形成する。図5A~図5Eは、半導体素子10に金属バンプ30Yを形成するためのフローを示す図である。
[0058]
 以下に説明する金属バンプ30Yは、第1p側電極12に対応するp側の第1バンプと、第1n側電極13に対応するn側の第2バンプとを含んでいる。第1バンプは、第1p側電極12の上に形成され、第2バンプは、第1n側電極13の上に形成される。本実施の形態において、金属バンプ30Yは、金めっき法で形成された金めっきバンプである。また、金属バンプ30Yは、複数の金属層で構成されており、結晶粒径が異なる金めっき膜を少なくとも2層積層した積層構造となっている。以下、金属バンプ30Yの形成方法について詳細に説明する。
[0059]
 上記の第2工程の後、まず、カバー電極12dおよび13dの全面を覆うようにフォトリソグラフィ用のレジストを塗布し、140℃で20min程度の熱処理によりレジストを硬化させる。その後、図5Aに示すように、第1電極E1における金属バンプ30Yを形成する所定の領域のレジスト16に開口部16aを形成する。具体的には、第1p側電極12のカバー電極12d上および第1n側電極13のカバー電極13d上の各々における金属バンプ30Yを形成する所定の領域のレジスト16にフォトリソグラフィにより複数の開口部16aを形成する。
[0060]
 なお、本実施の形態では、概念図として金属バンプ30Yを合計で9個配置した構成としているが、実際には、9個以上の金属バンプ30Yが形成されることがある。一例として、本実施の形態である800μm角×100μm厚の半導体素子10において、上面形状が一辺25μmの矩形状である四角柱の金属バンプ30Yであれば、1000個程度の金属バンプ30Yが形成されていてもよい。なお、金属バンプ30Yの大きさや形状、数は、特に限定されるものではなく、半導体素子10の大きさ、第1電極E1および第2電極E2の面積や形状などに応じて個別具体的に設定される。例えば、金属バンプ30Yの個数は、9個未満であってもよいし、数十個ないし数百個であってもよい。
[0061]
 次に、図5Bに示すように、金の電解めっき法によりレジスト16の開口部16aに金を析出させることで、金属バンプ30Yとなる金めっき膜30Xを形成する。具体的には、レジスト16の開口部16aに露出した第1p側電極12のカバー電極12dの上と第1n側電極13のカバー電極13dの上とのそれぞれに金めっき膜30Xを同時に形成する。金めっき膜30Xを形成する際の条件の一例としては、めっき液温が50℃の非シアン系Auめっき液を用いて、析出速度を0.5μm/minに設定して、高さ(厚み)が8μmの金めっき膜30Xを形成した。形成した直後の金めっき膜30Xの結晶構造は、全体が細かい結晶粒の集合体である。
[0062]
 次に、図5Cに示すように、レジスト16を除去する。例えば、有機溶剤などによってレジスト16を除去する。これにより、第1p側電極12のカバー電極12d上および第1n側電極13のカバー電極13d上の各々の所定の領域に、四角柱形状の複数の金めっき膜30Xが形成されることとなる。
[0063]
 この場合、隣り合う金めっき膜30Xの間隔は、隣り合う金属バンプ30Yの間隔であって、半導体素子10を実装基板20に実装する際に隣り合う金属バンプ30Y同士が接触する程度の大きさの間隔に設定されている。例えば、上面形状が一辺25μmの矩形状で高さが8μmの四角柱形状の複数の金めっき膜30Xを形成する場合、隣り合う金めっき膜30Xの間隔は、例えば6μmである。
[0064]
 次に、図5Dに示すように、第1p側電極12のバリア電極12bと第1n側電極13のバリア電極13bとの間の酸化膜14上のシード膜12Sを部分的に除去する。本実施の形態では、シード膜12Sは、Au層とTi層との積層構造であるので、まず、シード膜12Sの上層であるAu層をヨード液によって除去し、その後、シード膜12Sの下層であるTi層を希弗酸によって除去し、酸化膜14を露出させる。これにより、酸化膜14上において、シード膜12Sをp側のシード層12cとn側のシード層13cとに分離して、第1電極E1のpn分離を行うことができる。具体的には、反射電極12a、バリア電極12b、シード層12cおよびカバー電極12dとの積層構造である第1p側電極12と、オーミックコンタクト層13a、バリア電極13b、シード層13cおよびカバー電極13dの積層構造である第1n側電極13とに分離された第1電極E1を形成することができる。
[0065]
 次に、図5Eに示すように、金めっき膜30Xが形成されたウエハを大気雰囲気中において150℃で1hの熱処理を行う。この熱処理によって、金めっき膜30X内の下側領域とカバー電極12dおよび13dとの結晶粒径が変化する。これにより、同一組成で結晶粒径の異なる第1の層30aおよび第2の層30bの2層からなる金属バンプ30Yを得ることができる。金属バンプ30Yにおいて、半導体積層構造11に近い側の第1の層30aは、半導体積層構造11に遠い側の第2の層30bよりも結晶粒径が大きくなっている。また、金属バンプ30Yの第1の層30aを構成する結晶の結晶粒径は、カバー電極12dおよび13dを構成する結晶の結晶粒径と同じである。
[0066]
 これにより、複数の金属バンプ30Yが形成された第1電極E1を有する半導体素子10を得ることができる。具体的には、複数の金属バンプ30Yが形成された第1p側電極12と金属バンプ30Yが形成された第1n側電極13とを有する半導体素子10を得ることができる。
[0067]
 なお、本実施の形態では、複数の金属バンプ30Yは、マトリクス状に配置されている。また、複数の金属バンプ30Yは、半導体素子10を実装基板20に実装する工程により、隣り合う金属バンプ30Y同士が接触する程度の大きさの間隔になっている。
[0068]
 ここで、図5Eにおける熱処理による結晶粒径の変化について、図7A~図7Cを用いて詳細に説明する。図7Aは、図5Dにおける領域VIIAの拡大図である。図7Bは、図5Eにおける領域VIIBの拡大図である。図7Cは、図7Bの状態から、さらに結晶粒が粗大化した状態を示す図である。図7A~図7Cは、第1電極E1の第1p側電極12上の一つの金めっき膜30Xまたは金属バンプ30Yと、その下方に位置する第1p側電極12のカバー電極12dの一部とに対応する領域を示している。
[0069]
 図7Aは、金めっき膜30Xを形成した直後の金めっき膜30Xの断面を示している。図7Aに示すように、形成直後の金めっき膜30Xは、全体が細かい結晶粒の集合体で構成されている。
[0070]
 金めっき膜30Xが形成されたウエハをホットプレートで熱処理を開始すると、図7Bに示すように、第1p側電極12(カバー電極12d)側から矢印の方向に金めっき膜30Xに効率よく熱が伝わる。金めっき膜30Xに伝わった熱は、金めっき膜30Xを構成する金の再結晶化の駆動エネルギーとなり、第1p側電極12側の結晶粒が大きく成長する。さらに熱処理を続けると、第1p側電極12側から金めっき膜30Xの先端に向かって結晶粒が粗大化し、最終的には図7Cに示すように、金めっき膜30X全体に粗大化した結晶粒が広がる。この結晶粒の粗大化は、熱処理の温度が高くなるほど、あるいは熱処理の時間が長くなるほど進む。
[0071]
 本実施の形態における金属バンプ30Yを形成する際の熱処理条件(150℃で1hの熱処理)は、図7Cに示すような金めっき膜30Xの先端までを再結晶化により粗大化する条件ではなく、図7Bに示すような結晶粒の粗大化を金めっき膜30Xの途中で止める条件である。つまり、金めっき膜30Xに対して、大気雰囲気中において150℃で1hの熱処理を施すことによって、結晶粒径で区分するとほぼ2層構造となる金属バンプ30Yが形成される。具体的には、第1p側電極12に近い側の結晶粒が粗大化した第1の層30aと、第1p側電極12とは反対側の結晶粒が相対的に小さい第2の層30bとを有する金属バンプ30Yが形成される。
[0072]
 なお、第1電極E1の第1p側電極12の上に形成された金めっき膜30Xだけではなく、第1電極E1の第1n側電極13の上に形成された金めっき膜30Xについても、第1p側電極12の上に形成された金めっき膜30Xと同様に結晶粒が変化する。つまり、150℃で1hの熱処理によって、第1n側電極13の上に形成された金めっき膜30Xは結晶粒径が異なる2層に変化し、図7Bに示すように、第1n側電極13に近い側の結晶粒が粗大化した第1の層30aと、第1n側電極13とは反対側の結晶粒が相対的に小さい第2の層30bとを有する金属バンプ30Yが形成される。
[0073]
 このように、金属バンプ30Yは、金属の結晶粒径が異なる第1の層30aと第2の層30bとによって構成されている。具体的には、金属バンプ30Yにおいて、第1の層30aを構成する結晶の平均結晶粒径は、第2の層30bを構成する結晶の平均結晶粒径よりも大きくなっている。
[0074]
 ここで、金属における結晶粒径と硬さとの関係について説明する。一般的に金属の結晶粒径と硬度とには負の相関がある。つまり、結晶粒径が小さくなるにつれて硬度が高くなる。逆に、結晶粒径が大きくなるにつれて硬度が低くなる。これは、金属の硬度は、荷重をかけた時の金属の塑性変形量で決まるからであり、また、塑性変形量は、転位の移動、増殖および移動に対する、障害物、すべり面の長さおよび金属結晶の方向に影響を受けるからである。
[0075]
 金属結晶のすべり面は、結晶格子のある特定方向に決まっており、応力がかかるとその方向にすべりが発生し、金属が塑性変形する。すなわち、結晶粒径が大きい金属結晶体は、すべり線の長さが長く、応力がかかると結晶境界に応力が集中し、その近傍で塑性変形しやすい。つまり、軟らかいということになる。
[0076]
 逆に、結晶粒径が小さい金属結晶体は、単体の粒のすべり面の長さが小さく、ある応力がかかった場合に、応力の方向と一致しないすべり面が多くなる。これにより、それらの結晶が抵抗になってすべりが生じにくくなり、金属が塑性変形しにくくなる。つまり、結晶粒径が小さい金属結晶体は、硬いということになる。
[0077]
 このような結晶粒径と硬さとの関係については、金めっき膜についても同様である。すなわち、金めっき膜30Xからなる金属バンプ30Yについても、結晶粒径と硬度とには負の相関がある。つまり、金めっき膜30Xを構成する結晶の平均結晶粒径が大きいほど硬度が低くなる。
[0078]
 そして、本実施の形態における金属バンプ30Yでは、金めっき膜30Xを熱処理することで、第1の層30aが加熱に伴う再結晶化によって結晶粒径が粗大化している。つまり、金属バンプ30Yにおいて、結晶の平均結晶粒径が相対的に大きい第1の層30aは、結晶の平均結晶粒径が相対的に小さい第2の層30bよりも軟らかくなっている。
[0079]
 また、本実施の形態で用いた金めっき30Xおよび金属バンプ30Yの結晶粒径の測定方法を以下に示す。本実施の形態では、集束イオンビーム(FIB)を用いて金めっき30Xまたは金属バンプ30Yの断面を形成した後、走査型顕微鏡によるScannig Ion Microscopy像(SIM像)にて観察した観察領域に対してインターセプト法を適用して結晶粒径を測定した。
[0080]
 このとき、図8に示すように、一辺がLの正方形の中に平均結晶粒径dを持つ結晶が一辺当りn個存在した場合、正方形の面積はL で、1つの結晶粒の面積はπ(d/2) となる。そして、結晶粒に対して観察領域が相対的に大きい場合、結晶粒は正方形の中にn 個あるため結晶粒全部が占める面積はn ×π(d/2) となり、正方形の面積=結晶粒全部が占める面積となるので、L =n ×π(d/2) となる。これをdで表すと、d=2L/n/(π) 1/2の関係式で表される。この関係式を用いて観察領域L×Lに直線(図8の一点鎖線)をひき、この直線に交わる粒界の数を結晶の数nとして金めっき30Xおよび金属バンプ30Yの水平方向および高さ方向の平均結晶粒径dを求めた。
[0081]
 この場合、水平方向とは、カバー電極12dおよび13dの上面に対して平行な方向であり、高さ方向とは、カバー電極12dおよび13dの上面に対して垂直な方向である。なお、図8では、一点鎖線の直線が6つの粒界と交わっているので、n=6である。
[0082]
 本実施の形態において、結晶粒径が異なる第1の層30aおよび第2の層30bを有する金属バンプ30Yの断面は、図7Bに示される断面である。この場合、金属バンプ30Yの結晶粒径を上記の方法で測定したところ、水平方向の平均結晶粒径は、第1の層30aが8μmで、第2の層30bが1μmであった。また、高さ方向の平均結晶粒径は、第1の層30aが3μmで、第2の層30bが2μmであった。
[0083]
 ここで、金めっき膜の平均結晶粒径と単層金めっき膜の硬度との関係について実験を行ったので、この実験結果について、図9を用いて説明する。図9は、金めっき膜の平均結晶粒径と単層金めっき膜の硬度との関係を示す図である。
[0084]
 この実験では、めっき液温が50℃非シアン系Auめっき液を用いて、析出速度を0.5μm/minに設定して、厚みが10μmの単層金めっき膜を作製した。この単層金めっき膜に対して熱処理条件を変更することで平均結晶粒径を制御し、熱処理後の金めっき膜の平均結晶粒径と熱処理前の単層金めっき膜の硬度との関係を調べた。熱処理後の金めっき膜の平均結晶粒径については、上記の結晶粒径の測定方法を用いて測定した。この場合、水平方向の平均結晶粒径を測定した。また、熱処理前の単層金めっき膜の硬度については、ビッカース硬度による硬度測定を行った。なお、以降の説明において、特に断らない限り、平均結晶粒径は水平方向の平均結晶粒径をさすものとする。
[0085]
 図9に示すように、金めっき膜の平均結晶粒径と単層金めっき膜の硬度とには、負の相関があることが分かる。つまり、金めっき膜を構成する結晶の平均結晶粒径が小さくなるにつれて硬度が高くなる。逆に、金めっき膜を構成する結晶の平均結晶粒径が大きくなるにつれて硬度が低くなる。このように、金めっき膜の硬度は、金めっき膜の平均結晶粒径が大きくなるにつれて低下し、金めっき膜の平均結晶粒径が小さくなるにつれて高くなる。
[0086]
 例えば、図9に示すように、金めっき膜を構成する結晶の平均結晶粒径が8μmの場合、金めっき膜の硬度は約0.8GPaである。つまり、上記の熱処理条件で形成された金属バンプ30Yにおいて、平均結晶粒径が8μmである第1の層30aの硬度は約0.8GPaである。
[0087]
 また、金めっき膜を構成する結晶の平均結晶粒径が1μmの場合、金めっき膜の硬度は約1.9GPaである。つまり、上記の熱処理条件で形成された金属バンプ30Yにおいて、平均結晶粒径が1μmである第2の層30bの硬度は約1.9GPaである。
[0088]
 このように、平均結晶粒径を比較して、結晶粒径が大きい方の膜が軟らかい層となり、結晶粒径が小さい方の膜が硬い層となる。つまり、平均結晶粒径が8μmの金めっき膜(第1の層30a)は、平均結晶粒径が1μmの金めっき膜(第2の層30b)よりも軟らかい膜である。
[0089]
  [第4工程(半導体素子を実装基板に実装する工程)]
 次に、図6A~図6Bに示すフローにより、金属バンプ30Yを介して半導体素子10を実装基板20にフリップチップボンディングにより実装する。図6A~図6Bは、金属バンプ30Yを介して半導体素子10を実装基板20に実装するフローを示す図である。
[0090]
 まず、半導体素子10を実装するための実装基板20を準備する。具体的には、実装基板20として、第2電極E2として第2p側電極22および第2n側電極23が形成された基板21を準備した。本実施の形態において、基板21は、AlNの焼結体からなるセラミック基板である。また、第2p側電極22および第2n側電極23は、金めっき膜であり、非シアン系Auめっき液を用いて形成した。なお、図示しないが、第2p側電極22および第2n側電極23の各々と基板21との間に、第2p側電極22と第2n側電極23とで分離されたシード層が形成されていてもよい。
[0091]
 そして、図6Aに示すように、予め金属バンプ30Yが形成された半導体素子10を準備し、金属バンプ30Y側が実装基板20に向くようにして半導体素子10を実装機の保持用金属管40に真空吸着させる。なお、本実施の形態では、800μm角×100μm厚の半導体素子10を用いた。
[0092]
 次に、図6Bに示すように、半導体素子10の金属バンプ30Yと実装基板20の第2電極E2(第2p側電極22、第2n側電極23)とを接触させながら200℃程度に加熱し、保持用金属管40によって実装基板20に対して垂直方向(図中の矢印Xの向き:第1の方向)に30Nの荷重をかけながら、実装基板20に対して水平方向(図中の矢印Yの向き:第2の方向)に超音波振動を200ms間加えることで、金属バンプ30Yと実装基板20の第2電極E2(第2p側電極22、第2n側電極23)とを超音波接合させた。
[0093]
 ここで、超音波接合によって金属バンプ30Yと実装基板20の第2電極とを接合する際に金属バンプ30Yに起こる変化について、図10および図11A~図11Eを用いて詳細に説明する。
[0094]
 図10は、実施の形態1において、半導体素子10を実装基板20に実装する際の接合処理のタイミングチャートである。図10において、横軸は時間を示しており、縦軸は荷重を示している。なお、横軸において、0msよりも前のマイナスの時間は、処理開始前を示しており、0msは、処理開始時を示している。
[0095]
 図10に示すように、半導体素子10と実装基板20との接合処理を開始してから100msの間(Step.1)では、荷重を徐々に増加させる。このStep.1では、超音波を印加せずに、荷重のみを加える。また、100ms~400msの間(Step.2)では、荷重を一定に保ちながら、超音波を印加する。このようなタイミングチャートに示す接合処理を行うことで、金属バンプ30Yを介して半導体素子10と実装基板20とを超音波接合している。
[0096]
 この場合、半導体素子10と実装基板20との接合処理を開始する前の時点と、接合処理を開始してから、0ms、100ms、300ms、400msの各時点とでの半導体素子10と実装基板20との接合部分、具体的には、隣り合う2つの金属バンプ30Yと実装基板20の第2電極との接合部分の断面を、それぞれ、図11A~図11Eに示す。なお、図11A~図11Eでは、実装基板20における第2電極E2の第2p側電極22上の接合部のみを図示しているが、第2電極E2の第2n側電極23上の接合部についても同様である。
[0097]
 図11Aは、半導体素子10と実装基板20との接合処理を行う前の金属バンプ30Yと実装基板20の第2電極E2との状態を示している。図11Aに示すように、各金属バンプ30Yの第1の層30aと第2の層30bとを構成する金(Au)の結晶粒は各層内においてほぼ同じ粒径を維持している。なお、各金属バンプ30Yは、互いに同一の四角柱形状をしている。
[0098]
 図11Bは、半導体素子10と実装基板20との接合処理の処理開始時(0ms)の金属バンプ30Yと実装基板20の第2電極E2との状態を示している。具体的には、図11Bは、半導体素子10に形成された金属バンプ30Yの先端面を実装基板20の第2電極E2に接触させたときの状態を示している。図11Bに示すように、処理開始時(0ms)では、図11Aと同様に、各金属バンプ30Yは、第1の層30aおよび第2の層30bの各々においてほぼ同じ粒径を維持している。
[0099]
 そして、半導体素子10に形成された複数の金属バンプ30Yを実装基板20の第2電極E2に接触させた後、図10のStep.1の処理を行う。具体的には、Step.1では、複数の金属バンプ30Yを挟む半導体素子10および実装基板20に対して、実装基板20の主面に対して垂直な方向から荷重(実装荷重)を付与する。
[0100]
 図10に示すように、Step.1では、荷重を徐々に大きくしていく。これにより、荷重が加わるにつれて、第2の層30bと比べて相対的に軟らかい第1の層30a全体が押しつぶされて横に広がっていく。この時、第1の層30aと比べて相対的に硬い第2の層30bは、押しつぶされることなく、処理開始前の形状をほぼ維持している。この結果、図11Cに示すように、各金属バンプ30Yは、第1の層30aが横に広がった略盃形状になる。なお、実装基板20の第2電極(第2p側電極22、第2n側電極23)の表面形状も処理開始前の形状を維持している。
[0101]
 また、図11Cに示すように、各金属バンプ30Yの第1の層30a全体が押しつぶされて横に広がっていくことで、隣り合う金属バンプ30Y同士が接触することになる。具体的には、隣り合う金属バンプ30Yの第1の層30a同士が接触することになる。なお、隣り合う金属バンプ30Yの第2の層30b同士は接触していない。
[0102]
 図11Cは、図10におけるStep.1とStep.2との切り替え時(処理開始から約100ms後)における金属バンプ30Yと実装基板20の第2電極E2との接合状態を示している。なお、本実施の形態において、Step.1では、100msの間に荷重0Nから荷重30Nまで一次関数的に荷重を増加させているが、これに限らない。
[0103]
 そして、隣り合う金属バンプ30Y同士が接触した後は、図10に示すように、Step.1からStep.2に切り替える。Step.2では、図11Dに示すように、金属バンプ30Yを挟む半導体素子10および実装基板20に、実装基板20の主面に対して垂直な方向(図中の矢印Xの方向)に一定の荷重を付与するとともに、実装基板20の主面に対して水平方向(図中の矢印Yの方向)に超音波を印加する。本実施の形態では、複数の金属バンプ30Yを挟む半導体素子10および実装基板20に対して、Step.1での最終荷重と同じ荷重をかけ続けた状態で超音波振動を印加する。
[0104]
 なお、図11Dは、図10におけるStep.2の途中過程(処理開始から約300ms後、超音波振動開始から200ms後)の金属バンプ30Yと実装基板20の第2電極E2との接合状態を示している。
[0105]
 このように荷重をかけながら超音波を印加することにより、実装基板20に対して水平方向に金属バンプ30Yが振動して金属バンプ30Yの第2の層30bと実装基板20の第2電極E2とが接する界面が摩擦により加熱され、金属バンプ30Yと実装基板20の第2電極E2とが固相接合して一体化する。具体的には、荷重をかけながらの超音波振動によって金属バンプ30Yが第2電極E2にこすりつけられ、これにより、金属バンプ30Yと第2電極E2との界面部分が再結晶化する。この時、第2電極E2の表面層のAu結晶粒と金属バンプ30Yの第2の層30bのAu結晶粒とは、それらの一部が元の形状を維持せずに一体化し、金属バンプ30Yの第2の層30bと第2電極E2との境界は、明瞭な境界ではなくなることがある。
[0106]
 そして、その後、荷重の付与と超音波の印加とを継続することで、各金属バンプ30Yと第2電極E2との界面部分の再結晶化した部分が軟らかくなっていく。このため、荷重によって半導体素子10が押し下げられると、各金属バンプ30Yの第2の層30bにおける第2電極E2との界面部分が押しつぶされて横に広がっていく。この結果、図11Eに示すように、各金属バンプ30Yは、第1の層30a全体が横に広がるとともに第2の層30bの第2電極E2との接合部分が横に広がった略鼓形状になる。つまり、各金属バンプ30Yは、中央部分の全周が凹んだくびれ形状となる。
[0107]
 また、図11Eに示すように、金属バンプ30Yの第2の層30bと第2電極E2との界面部分の再結晶化した部分が押しつぶされて横に広がっていくことで、隣り合う金属バンプ30Y同士は、第1の層30aだけではなく、第2の層30bの一部でも接触することになる。具体的には、隣り合う金属バンプ30Yは、第1の層30a全体同士だけではなく、第2の層30bにおける第2電極E2との接合部分同士が接触することになる。
[0108]
 図11Eは、図10におけるStep.2の終了時点(処理開始から約400ms後、超音波振動開始から300ms後)の金属バンプ30Yと実装基板20の第2電極E2との接合状態を示している。
[0109]
 このように、荷重の付与と超音波の印加とを継続することで、金属バンプ30Yの第2の層30bと実装基板20の第2電極E2との接合界面において、第2の層30b由来のAu結晶粒と第2電極E2由来のAu結晶粒とが一体化する。そして、図11Eに示すように、金属バンプ30Yの第2の層30bの一部には、第2の層30bと第2電極E2とのAu結晶粒同士が一体化してAu結晶粒が粗大化した層として第3の層30cが形成される。
[0110]
 この結果、第1の層30aおよび第3の層30cが第2の層30bよりも幅(径)が大きい金属バンプ30Yが形成されるとともに、隣り合う金属バンプ30Yの第1の層30a同士および第3の層30c同士が接続される。これにより、半導体素子10と実装基板20との間に形成された複数の金属バンプ30Yは、中央部分が連結されることなく上下部分のみが連結され、中空の隙間33を有する接合金属層30となる。
[0111]
 以上により、図6Bに示すように、半導体素子10の第1電極E1と実装基板20の第2電極E2とが接合金属層30で接合された半導体装置1を作製することができる。このように、半導体装置1における接合金属層30は、複数の金属バンプ30Yが押しつぶされて一体となった金属層である。具体的には、図11Eに示すように、接合金属層30は、金属バンプ30Yの第1の層30a同士および第3の層30c同士が連結することで形成される。また、接合金属層30の内部の隙間33は、金属バンプ30Yの第2の層30bが連結しないことで形成される中空領域である。
[0112]
 [作用効果など]
 次に、本実施の形態における半導体装置1の作用効果について、従来の半導体装置100と比較して説明する。図12は、特許文献1に開示された従来の半導体装置100の製造方法を示す断面図である。図13は、実施の形態1に係る半導体装置1の実装前後の構成を示す図である。図13において、(a)は、半導体素子10を実装基板20に実装する前の断面図を示しており、(b)は、半導体素子10を実装基板20実装した後の断面図を示している。
[0113]
 図12に示すように、従来の半導体装置100は、半導体積層構造11および第1電極E1を有する半導体素子10と基板21および第2電極E2を有する実装基板20とを複数の金属バンプ300Yを介して接合することで作製される。具体的には、複数の金属バンプ300Yが形成された半導体素子10を実装基板20に実装する。
[0114]
 このとき、実装時の荷重(実装荷重)によって金属バンプ300Yが押しつぶされる際に、半導体素子10の第1電極E1と金属バンプ300Yとの接触面S1に実装荷重が局所集中的にかかるとともに、実装基板20の第2電極E2と金属バンプ300Yとの接触面S2に実装荷重が局所集中的にかかることになる。この結果、金属バンプ300Yによって半導体素子10の第1電極E1および実装基板20の第2電極E2の各々がダメージを受けることになり、第1電極E1および第2電極E2の電極不良が発生するおそれがある。
[0115]
 これに対して、本実施の形態における半導体装置1では、図13に示すように、複数の金属バンプ30Yが形成された半導体素子10を実装基板20に実装する際に、内部に隙間33が存在するようにして接合金属層30を形成している。
[0116]
 具体的には、上記の図11A~図11Eに示されるように、荷重をかけて半導体素子10を実装基板20に実装する際に、複数の金属バンプ30Yを、隣り合う金属バンプ30Yの上下部分同士が互いに接触するとともに中空の隙間33が残されるようにして押しつぶしている。これにより、半導体素子10の第1電極E1の全面および実装基板20の第2電極E2の全面の各々にかかる実装時の荷重を均等に分散させることができる。この結果、実装時に金属バンプ30Yが第1電極E1および第2電極E2に与える局所的な応力を小さくすることができるので、金属バンプ30Yが第1電極E1および第2電極E2に与えるダメージを低減させることができる。
[0117]
 このように、本実施の形態に係る半導体装置1によれば、第1電極E1および第2電極E2の電極不良による実装ダメージを低減することができるので、長期信頼性に優れた半導体装置1を実現することができる。
[0118]
 また、本実施の形態における半導体装置1において、接合金属層30の内部の隙間33は、線状であって、半導体素子10の第1電極E1の外周辺に沿っている。
[0119]
 このように、接合金属層30の隙間33が半導体素子10の第1電極E1の外周辺に沿っていれば、接合金属層30となる複数の金属バンプ30Yは、実装前では整然とマトリクス状に並んでいたと考えられる。そして、金属バンプ30Yが整然とマトリクス状に並んでいれば、金属バンプ30Yがランダムに並んでいる場合と比べて、第1電極E1および第2電極E2の各々の全面にかかる実装時の荷重を均等に分散させることができる。これにより、金属バンプ30Yが第1電極E1および第2電極E2に与える局所的な応力を小さくすることができるので、金属バンプ30Yが第1電極E1および第2電極E2に与えるダメージを低減させることができる。
[0120]
 なお、本明細書において、隙間33が第1電極E1の外周辺に沿っているとは、隙間33が第1電極E1の外周辺に概ね沿っていればよく、例えば、第1電極E1の外周辺の一部に微小なへこみなどが存在して外周辺が完全に直線状になっていなくても、直線状の隙間33は第1電極E1の外周辺に沿っているといえる。つまり、巨視的にみて隙間33が第1電極E1の外周辺に沿っていれば、隙間33が第1電極E1の外周辺に沿うという概念に含まれる。
[0121]
 また、本実施の形態における半導体装置1において、接合金属層30の内部の隙間33は、第1電極E1の外周辺に対して平行である。
[0122]
 このように、接合金属層30の隙間33が第1電極E1の外周辺に対して平行であれば、実装前では同じ幅の金属バンプ30Yが整然とマトリクス状に並んでいたと考えられる。そして、同じ幅の金属バンプ30Yが整然とマトリクス状に並んでいれば、異なる幅の金属バンプ30Yが並んでいる場合と比べて、第1電極E1および第2電極E2の各々の全面にかかる実装時の荷重を均等に分散させることができる。これにより、金属バンプ30Yが第1電極E1および第2電極E2に与える局所的な応力を小さくすることができるので、金属バンプ30Yが第1電極E1および第2電極E2に与えるダメージを低減させることができる。
[0123]
 また、本実施の形態における半導体装置1において、接合金属層30の内部の隙間33の高さHは、接合金属層30の高さの10%以上である。
[0124]
 このように、隙間33の高さを接合金属層30の高さの10%以上にすることで、隙間33の大きさをある程度維持することができる。これにより、実装時の荷重を効果的に分散させることができるので、金属バンプ30Yが第1電極E1および第2電極E2に与える局所的な応力を効果的に小さくすることができる。
[0125]
 ここで、接合金属層30の隙間33の他の形状について、図14A~図14Oを用いて説明する。図14A~図14Oは、図13のM断面における断面の一部を示す断面図である。
[0126]
 図2Bに示すように、上記実施の形態1において、接合金属層30の内部の隙間33は、一続きの空隙によって構成されていたが、これに限らない。
[0127]
 例えば、図14Aに示すように、接合金属層30の内部の隙間33Aは、ドット状(点状)の複数の空隙33aによって構成されていてもよい。具体的に、隙間33Aは、第1方向(例えば行方向)に沿って線状に並んだ複数の空隙33aによって構成された第1方向空隙L1を含んでいてもよい。図14Aにおいて、第1方向空隙L1は、直線状に並んだ複数の空隙33aによって構成されている。この場合、図14Bに示すように、隙間33Bを構成する複数の空隙33aは、互いに異なる形状であってもよい。例えば、複数の空隙33aは、連続的でなくてもよいし、複数の空隙33aの各々は、部分的に線状やドット状であってもよい。
[0128]
 なお、図14Aおよび図14Bにおいて、第1方向空隙L1における隙間33Aおよび33Bは、線状であって、第1電極E1の外周辺に沿っている。具体的には、隙間33Aおよび33Bは、破線状であり、第1電極E1の一つの外周辺と平行である。
[0129]
 また、図14Cに示すように、接合金属層30の内部の隙間33Cは、一続きの1本の空隙によって構成された第1方向空隙L1を有していてもよい。なお、図14Cにおいても、隙間33Cは、線状であって、第1電極E1の外周辺に沿っている。具体的には、第1方向空隙L1における隙間33Cは、直線状であり、第1電極E1の一つの外周辺と平行である。また、隙間33Cの端部は、第1電極E1の外周辺から露出していてもよい。
[0130]
 また、上記実施の形態1において、接合金属層30の内部の隙間33は、直交する2本の直線状の空隙によって構成されていたが、これに限らない。例えば、図14Dに示すように、接合金属層30の内部の隙間33Dは、直交する2本以上の直線状の空隙によって構成されていてもよい。具体的に、隙間33Dは、第1方向に沿って形成された線状の空隙によって構成された第1方向空隙L1と、第1方向とは異なる第2方向(例えば列方向)に沿って形成された線状の空隙によって構成された第2方向空隙L2とを含んでいてもよい。図14Dにおいて、第1方向空隙L1は、第1方向に沿って形成された直線状の空隙であり、第2方向空隙L2は、第1方向に直交する第2方向に沿って形成された直線状の空隙である。
[0131]
 また、図14Dにおいても、隙間33Dは、線状であって、第1電極E1の外周辺に沿っている。具体的には、第1方向空隙L1における隙間33Dは、直線状であり、第1電極E1の一つの外周辺と平行である。また、第2方向空隙L2における隙間33Dは、直線状であり、第1電極E1の他の一つの外周辺と平行である。
[0132]
 さらに、図14Dにおいて、隙間33Dは、一定間隔で複数列存在している。具体的には、第1方向空隙L1における隙間33Dは、一定間隔で複数列存在している。また、第2方向空隙L2における隙間33Dも、一定間隔で複数列存在している。
[0133]
 なお、図14Dにおいて、第1方向空隙L1における第1方向と第2方向空隙L2における第2方向とは直交しているが、これに限るものではなく、第1方向と第2方向とは交差していればよい。この場合、第1方向空隙L1を構成する複数本の直線状の空隙および第2方向空隙L2を構成する複数本の直線状の空隙の各々は、全て同じ方向に揃っている(つまり平行である)必要はなく、複数の直線状の空隙の一部に異なる方向に延在するものが存在していてもよい。
[0134]
 また、図14Dにおいて、隙間33Dは、第1方向および第2方向の各々に沿って形成された複数本の空隙によって構成されていたが、これに限らない。例えば、図14Eに示すように、隙間33Eは、第1方向および第2方向の一方のみ沿って形成された複数本の空隙によって構成されていてもよい。
[0135]
 また、図14Cと同様、隙間33Dの端部は、第1電極E1の外周辺から露出していてもよい。すべての隙間33Dの端部が、第1電極E1の外周辺から露出していてもよいし、一部の隙間33Dの端部が、第1電極E1の外周辺から露出していてもよい。
[0136]
 図14Eにおいて、隙間33Eは、第1方向に延在する直線状の空隙によって構成された第1方向空隙L1のみによって構成されている。この場合、図14Eに示すように、隙間33Eの一部に、直線部とは幅が異なる複数の空隙33aが含まれていてもよい。つまり、直線状の空隙の一部に幅が異なる部分が存在していてもよい。
[0137]
 なお、図14Eにおいても、隙間33Eは、線状であって、第1電極E1の外周辺に沿っている。具体的には、第1方向空隙L1における隙間33Eは、直線状であり、第1電極E1の一つの外周辺と平行である。さらに、図14Eにおいても、隙間33Eは、一定間隔で複数列存在している。具体的には、第1方向空隙L1における隙間33Eは、一定間隔で複数列存在している。また、図14Dと同様、隙間33Dの端部は、第1電極E1の外周辺から露出していてもよい。すべての隙間33Dの端部が、第1電極E1の外周辺から露出していてもよいし、一部の隙間33Dの端部が、第1電極E1の外周辺から露出していてもよい。
[0138]
 また、図14Dおよび図14Eにおいて、隙間33Dおよび33Eは、直線状の空隙の組み合わせによって構成されていたが、これに限らない。例えば、図14Fに示すように、隙間33Fは、ドット状に配列された複数の空隙33aによって構成されていてもよい。具体的に、隙間33Fは、第1方向に沿って線状に並んだ複数の空隙33aによって構成された第1方向空隙L1と、第1方向に直交する第2方向に沿って線状に並んだ複数の空隙33aによって構成された第2方向空隙L2とを含んでいてもよい。図14Fにおいて、第1方向空隙L1および第2方向空隙L2の各々は、直線状に並んだ複数の空隙33aによって構成されている。
[0139]
 なお、図14Fにおいても、隙間33Fは、線状であって、第1電極E1の外周辺に沿っている。具体的には、第1方向空隙L1における隙間33Fは、直線状であり、第1電極E1の一つの外周辺と平行である。また、第2方向空隙L2における隙間33Fは、直線状であり、第1電極E1の他の一つ外周辺と平行である。さらに、図14Fにおいても、隙間33Fは、一定間隔で複数列存在している。具体的には、第1方向空隙L1における隙間33Fは、一定間隔で複数列存在している。また、第2方向空隙L2における隙間33Fも、一定間隔で複数列存在している。
[0140]
 また、図14Fに示される隙間33Fでは、複数列の第1方向空隙L1も複数列の第2方向空隙L2もいずれも一定間隔で存在していたが、これに限るものではなく、図14Gに示される隙間33Gのように、複数列の第1方向空隙L1および複数列の第2方向空隙L2のいずれか一方のみが一定間隔で存在していてもよい。なお、図14Gに示され隙間33Gでは、複数列の第1方向空隙L1のみが一定間隔で存在している。
[0141]
 また、図14Fに示すように、隙間33Fを構成する複数の空隙33aは、いずれもドット状であったが、これに限るものではなく、図14Hに示すように、隙間33Hを構成する複数の空隙33aは、互いに異なる形状であってもよい。例えば、複数の空隙33aは、連続的でなくてもよいし、複数の空隙33aの各々は、部分的に線状やドット状であってもよい。
[0142]
 また、図2Bに示すように、上記実施の形態1における接合金属層30は、各々が四角柱形状の複数の金属バンプ30Yが押しつぶされて一体化することで構成されていたが、これに限らない。
[0143]
 例えば、図14I~図14Mに示すように、接合金属層30は、各々が円柱形状の複数の金属バンプ30Yが押しつぶされて一体化することで構成されていてもよい。具体的には、図14I~図14Kにおける接合金属層30は、各々が円柱形状で格子状に配列された複数の金属バンプ30Yが押しつぶされることで構成されている。一例として、円柱形状の金属バンプ30Yは、上面視形状が直径25μmの円形で、高さが8μmの金めっき膜によって構成される。
[0144]
 この場合、図14Iに示すように、隙間33Iは、直交する2直線からなる格子状の空隙で構成されていてもよい。なお、図14Iにおいても、隙間33Iは、線状であって、第1電極E1の外周辺に沿っている。具体的には、第1方向空隙L1における隙間33Iは、直線状であり、第1電極E1の一つの外周辺と平行である。また、第2方向空隙L2における隙間33Iは、直線状であり、第1電極E1の他の一つの外周辺と平行である。
[0145]
 また、図14Jに示すように、隙間33Jは、複数本の空隙で構成されていてもよい。なお、図14Jにおいても、隙間33Jは、線状であって、第1電極E1の外周辺に沿っている。具体的には、第1方向空隙L1における隙間33Iは、直線状であり、第1電極E1の一つの外周辺と平行である。また、第2方向空隙L2における隙間33Jは、複数のドット状の空隙であり、第1電極E1の他の一つの外周辺と平行である。
[0146]
 また、図14Kに示すように、隙間33Kは、マトリクス状に配列された複数のドット状の空隙33aで構成されていてもよい。なお、図14Kにおいても、隙間33Kは、線状であって、第1電極E1の外周辺に沿っている。具体的には、図14Kにおいて、第1方向空隙L1および第2方向空隙L2は、破線状に並んだ複数の空隙33aによって構成されている。また、第1方向空隙L1における隙間33Kは、第1電極E1の一つの外周辺と平行であり、第2方向空隙L2における隙間33Kは、第1電極E1の他の一つの外周辺と平行である。
[0147]
 また、図14Lおよび図14Mに示すように、接合金属層30は、各々が円柱形状で千鳥状に配列された複数の金属バンプ30Yが押しつぶされて一体化することで構成されていてもよい。
[0148]
 この場合、図14Lに示すように、隙間33Lは、千鳥格子状の空隙で構成されていてもよい。なお、図14Lにおいても、隙間33Lは、線状であって、第1電極E1の外周辺に沿っている。具体的には、第1方向空隙L1における隙間33Lは、直線状であり、第1電極E1の一つの外周辺と平行である。また、第2方向空隙L2における隙間33Lは、破線状であり、第1電極E1の他の一つの外周辺と平行である。
[0149]
 また、図14Mに示すように、隙間33Mは、マトリクス状に配列された複数のドット状の空隙33aで構成されていてもよい。なお、図14Mにおいても、隙間33Mは、線状であって、第1電極E1の外周辺に沿っている。具体的には、図14Mにおいて、第1方向空隙L1および第2方向空隙L2は、破線状に並んだ複数の空隙33aによって構成されている。また、第1方向空隙L1における隙間33Mは、第1電極E1の一つの外周辺と平行であり、第2方向空隙L2における隙間33Mは、第1電極E1の他の一つの外周辺と平行である。
[0150]
 また、図14I~図14Mでは、接合金属層30は、各々が円柱形状の複数の金属バンプ30Yが押しつぶされることで構成されていたが、これに限らない。
[0151]
 例えば、図14Nおよび図14Oに示すように、接合金属層30は、各々が六角柱形状の複数の金属バンプ30Yが押しつぶされて一体化することで構成されていてもよい。具体的には、図14Nおよび図14Oにおける接合金属層30は、各々が六角柱形状で千鳥状に配列された複数の金属バンプ30Yが押しつぶされて一体化することで構成されている。
[0152]
 この場合、図14Nに示すように、隙間33Nは、千鳥格子状の空隙で構成されていてもよい。なお、図14Nにおいても、隙間33Nは、線状であって、第1電極E1の外周辺に沿っている。具体的には、第1方向空隙L1における隙間33Nは、破線状であり、第1電極E1の一つの外周辺と平行である。
[0153]
 また、図14Oに示すように、隙間33Oは、複数のドット状の空隙33aで構成されていてもよい。なお、図14Oにおいても、隙間33Oは、線状であって、第1電極E1の外周辺に沿っている。具体的には、第1方向空隙L1は、破線状に並んだ複数の空隙33aによって構成されている。また、第1方向空隙L1における隙間33Oは、第1電極E1の一つの外周辺と平行である。
[0154]
 なお、図14I~図14Oにおいても、隙間33I~隙間33Oは、一定間隔で複数列存在している。具体的には、第1方向空隙L1および第2方向空隙L2の少なくとも一方における隙間33I~隙間33Oは、一定間隔で複数列存在している。
[0155]
 このように、図14D~図14Oに示されるように、隙間33D~隙間33Oが、第1電極E1の外周辺に対して平行で、かつ、一定間隔に複数列存在していれば、同じ形状の金属バンプ30Yが整然と繰り返しパターンで並んでいたと考えられる。そして、同じ形状の金属バンプ30Yが整然と繰り返しパターンで並んでいれば、異なる形状の金属バンプ30Yが並んでいる場合と比べて、第1電極E1および第2電極E2の各々の全面にかかる実装時の荷重を均等に分散させることができる。これにより、金属バンプ30Yが第1電極E1および第2電極E2に与える局所的な応力を小さくすることができるので、金属バンプ30Yが第1電極E1および第2電極E2に与えるダメージを低減させることができる。
[0156]
 以上、本実施の形態に係る半導体装置1によれば、厚みおよび接合面積に対して設計自由度が高いめっきバンプ技術を適用する場合などにおいて、フリップチップボンディングによって半導体素子10を実装基板20に実装するときに、半導体素子10の第1電極E1および実装基板20の第2電極E2に与えるダメージを軽減することができる。これにより、半導体素子10の実装基板20への実装時に第1電極E1および第2電極E2が損傷したり剥離したりするといった電極不良などの実装ダメージを低減することができる。したがって、長期信頼性に優れた半導体装置1を得ることができる。
[0157]
 なお、このように長期信頼性に優れた半導体装置1は、小型化・大電流化・集積化される車載用途の光源として好適である。
[0158]
 (実施の形態2)
 次に、実施の形態2に係る半導体装置2について、図15を用いて説明する。図15は、実施の形態2に係る半導体装置2の実装前後の構成を示す断面図である。図15において、(a)は、半導体素子10を実装基板20に実装する前の断面図を示しており、(b)は、半導体素子10を実装基板20実装した後の断面図を示している。また、図15の(a)および(b)において、左図は、右図のX-X線における断面図である。
[0159]
 図2Bに示すように、上記実施の形態1における半導体装置1では、半導体素子10の第1電極E1の外周辺は、直線のみで構成されていたが、図15に示すように、本実施の形態における半導体装置2では、半導体素子10の第1電極E1の外周辺は、少なくとも一部に曲線部を有する。
[0160]
 具体的には、本実施の形態における半導体装置2では、第1p側電極12の4つの角部の外周辺に円弧状の曲線部が設けられており、また、島状の4つの第1n側電極13の第1p側電極12側の外周辺に円弧状の曲線部が設けられている。
[0161]
 このように、第1電極E1の外周辺が曲線的に曲がっていることで、第1電極E1が直角的に曲がっている場合と比べて、電場集中を小さくすることができる。これにより、電流の集中を抑制することができる。
[0162]
 また、本実施の形態における半導体装置2では、上記実施の形態1における半導体装置1と同様に、複数の金属バンプ30Yが形成された半導体素子10を実装基板20に実装する際に、複数の金属バンプ30Yを押しつぶして一体化させることで、内部に隙間33が存在する接合金属層30を形成している。
[0163]
 これにより、半導体素子10の第1電極E1および実装基板20の第2電極E2にかかる実装時の荷重を均等に分散させることができるので、実装時に金属バンプ30Yが第1電極E1および第2電極E2に与える局所的な応力を小さくすることができる。この結果、金属バンプ30Yが第1電極E1および第2電極E2に与えるダメージを低減させることができる。したがって、本実施の形態に係る半導体装置2でも、第1電極E1および第2電極E2の電極不良による実装ダメージを低減することができるので、長期信頼性に優れた半導体装置2を実現することができる。
[0164]
 また、本実施の形態における隙間33のパターンにより、放熱性を向上させることができる。この点について、以下、図16を用いて説明する。図16は、図15の(b)のM断面の拡大図である。
[0165]
 図16に示すように、本実施の形態における半導体装置2では、平面視において、隙間33が占める面積の割合は、第1p側電極12と第1n側電極13とが対向するp-n電極対向部PNに近い領域の方が、p-n電極対向部PNから遠い領域よりも小さくなっている。p-n電極対向部PNに近い領域とは、本実施の形態では、p-n電極対向部PNからの距離Dが50μm以上100μm以下の領域である。
[0166]
 p-n電極対向部PNでは発熱量が最も大きくなり、p-n電極対向部PNを基準にしてp-n電極対向部PNからの距離Dが50μm以上100μm以下の領域は、発熱集中領域となる。
[0167]
 ここで、p-n電極対向部PNに近い領域の隙間33の面積割合を小さいということは、発熱集中領域となるp-n電極対向部PNに近い領域に存在する金属バンプ30Yのサイズが大きいことを意味し、熱伝導が大きくなっている。
[0168]
 したがって、p-n電極対向部PNに近い領域の方がp-n電極対向部PNから遠い領域よりも隙間33が占める面積の割合が小さくなっていることで、放熱性に優れた半導体装置2を得ることができる。
[0169]
 なお、本実施の形態において、接合金属層30の内部の隙間33は、直線状の空隙の組み合わせによって構成されていたが、これに限らない。例えば、図17に示すように、隙間33は、ドット状に配列された複数の空隙33aによって構成されていてもよい。図17に示される隙間33は、図16に示される隙間33を形成するときよりも金属バンプ30Yを大きくつぶすことで形成される。つまり、実装前は、隣り合う金属バンプ30Yの隙間が線状であっても、金属バンプ30Yを意図的に大きくつぶした場合または結果としてつぶしすぎた場合に、隙間33は、線状ではなくドット状に形成されることがある。
[0170]
 また、本実施の形態において、第1電極E1の第1n側電極13は、島状に4つ形成されていたが、これに限らない。例えば、図18に示すように、第1n側電極13は、第1p側電極12全体を囲むように、半導体素子10の電極形成面の全周にわたって設けられていてもよい。なお、このようなパターンの第1n側電極13は、他の実施の形態に適用してもよい。
[0171]
 (実施の形態2の変形例)
 次に、実施の形態2の変形例に係る半導体装置2Aについて、図19を用いて説明する。図19は、実施の形態2の変形例に係る半導体装置2Aの実装前後の断面図である。図19において、(a)は、半導体素子10を実装基板20に実装する前の断面図を示しており、(b)は、半導体素子10を実装基板20実装した後の断面図を示している。また、図19の(a)および(b)において、左図は、右図のX-X線における断面図である。
[0172]
 図19に示すように、本変形例における半導体装置2Aでは、図15に示される半導体装置2と同様に、半導体素子10の第1電極E1の外周辺は、少なくとも一部に曲線部を有している。
[0173]
 そして、本変形例における半導体装置2Aでは、接合金属層30を平面視したときに、接合金属層30の内部の隙間33は、線状であって、第1電極E1の外周辺に沿っている。具体的に、隙間33は、円弧状の曲線状であって、第1p側電極12の角部の外周辺に設けられた曲線部に沿っている。
[0174]
 このように、接合金属層30の隙間33が半導体素子10の第1電極E1の外周辺に沿っていれば、接合金属層30となる複数の金属バンプ30Yは、実装前では整然と並んでいたと考えられる。金属バンプ30Yが整然と並んでいれば、金属バンプ30Yがランダムに並んでいる場合と比べて、第1電極E1および第2電極E2の各々の全面にかかる実装時の荷重を均等に分散させることができる。これにより、金属バンプ30Yが第1電極E1および第2電極E2に与える局所的な応力を小さくすることができるので、金属バンプ30Yが第1電極E1および第2電極E2に与えるダメージを低減させることができる。したがって、長期信頼性に優れた半導体装置2Aを実現することができる。
[0175]
 (実施の形態3)
 次に、実施の形態3に係る半導体装置3について、図20を用いて説明する。図20は、実施の形態3に係る半導体装置3の実装前後の構成を示す断面図である。図20において、(a)は、半導体素子10を実装基板20に実装する前の断面図を示しており、(b)は、半導体素子10を実装基板20実装した後の断面図を示している。また、図20の(a)および(b)において、左図は、右図のX-X線における断面図である。
[0176]
 本実施の形態における半導体装置3は、上記実施の形態2における半導体装置2と比べて、接合金属層30の内部の隙間33の平面視形状が異なる。具体的には、本実施の形態における半導体装置3では、接合金属層30を平面視したときに、隙間33は、少なくとも一部が放射状になっている。
[0177]
 具体的には、図20のM断面に示すように、隙間33は、第1電極E1の第1p側電極12の一辺の中央部から反対側の一辺に向かって放射状に延伸する複数の直線状の空隙によって構成されている。
[0178]
 以上、本実施の形態における半導体装置3によれば、上記実施の形態2における半導体装置2と同様に、複数の金属バンプ30Yが形成された半導体素子10を実装基板20に実装する際に、複数の金属バンプ30Yをつぶして内部に隙間33が存在するように接合金属層30を形成している。これにより、第1電極E1および第2電極E2の電極不良による実装ダメージを低減することができるので、長期信頼性に優れた半導体装置3を実現することができる。
[0179]
 また、本実施の形態における半導体装置3では、隙間33の少なくとも一部が放射状になっている。これにより、半導体装置3全体を樹脂で封止する際に、隙間33に容易に樹脂を充填させることができる。つまり、図21に示される半導体装置3Aのように、隙間33の少なくとも一部には樹脂34が充填されていてもよい。
[0180]
 具体的には、隙間33が放射状の空隙によって構成されていることで、半導体素子10を実装基板20に実装した後に半導体装置3の周囲に液状の樹脂34を滴下して半導体素子10と実装基板20との間に樹脂34を充填させたときに、滴下した樹脂34は、放射状の複数本の空隙の一端が集まった一点を中心にして隙間33の内部に放射状に浸透していく。これにより、樹脂34の浸透距離を最短にすることができるので隙間33への樹脂34の充填漏れを低減することができ、図21に示される半導体装置3Aのように、隙間33を構成する空隙の全てに樹脂34を容易に充填させることができる。なお、液状の樹脂34を滴下した後は、例えば150℃で1時間加熱することで、樹脂34を熱硬化させることができる。
[0181]
 隙間33に充填する樹脂34は、空気よりも熱伝導率が高いものであるとよい。例えば、樹脂34としては、シリコーン樹脂を用いることができる。また、樹脂34の中には、熱伝導性が高い微粒子や光反射性を有する微粒子が分散されているとよい。例えば、熱伝導性が高くて光反射性を有する微粒子として酸化チタン(TiO )などの微粒子を用いることができる。
[0182]
 このように、隙間33に樹脂34を充填させることで、半導体装置3の放熱性を向上させることができる。これにより、さらに長期信頼性に優れた半導体装置3を実現することができる。
[0183]
 なお、図20および図21では、隙間33は、第1p側電極12の一辺の中央部から放射状に延伸する複数の直線状の空隙によって構成されていたが、これに限らない。
[0184]
 例えば、図22に示すように、隙間33は、第1p側電極12の中心部から全方位に放射状に延伸する複数の直線状の空隙によって構成されていてもよい。また、図22に示される隙間33のパターンについては、図15に示される半導体装置2と同様に、p-n電極対向部PNに近い領域の方がp-n電極対向部PNから遠い領域よりも隙間33が占める面積の割合が小さくなっている。これにより、放熱性を向上させることができるので、より一層、長期信頼性に優れた半導体装置3を実現することができる。
[0185]
 また、図23に示すように、隙間33は、放射状に延伸する複数本の空隙の一部から枝状に分岐した空隙を有していてもよいし、放射状に延伸する複数本の空隙の一部または全部が曲線状に構成されたものであってもよい。
[0186]
 (変形例)
 以上、本開示に係る半導体装置について、実施の形態1~3に基づいて説明したが、本開示は、上記の各実施の形態に限定されるものではない。
[0187]
 例えば、上記の各実施の形態において、半導体素子10の第1電極E1では、第1p側電極12の方が第1n側電極13よりも電極面積が大きくなるように構成されていたが、これに限らない。つまり、第1n側電極13の方が第1p側電極12よりも電極面積が大きくなっていてもよい。ただし、半導体素子10がLEDチップである場合には、p側の方がn側よりも高温になりやすいので、第1p側電極12の方の電極面積を第1n側電極13の電極面積よりも大きくするとよい。
[0188]
 また、上記の各実施の形態において、接合金属層30の内部に形成される隙間33は、第1接合金属層31および第2接合金属層32のうち第1接合金属層31のみに存在していたが、これに限らない。例えば、隙間33は、第1接合金属層31および第2接合金属層32の両方に存在していてもよいし、第1接合金属層31および第2接合金属層32のうち第2接合金属層32のみに存在していてもよい。この場合、隙間33を形成するための複数の金属バンプ30Yについては、上記の各実施の形態のように、p側のみが複数の金属バンプ30Yで構成される場合に限らず、n側およびp側の両方が複数の金属バンプ30Yで構成されていてもよいし、n側のみが複数の金属バンプ30Yで構成されていてもよい。
[0189]
 また、上記の各実施の形態において、隙間33および33A~33Oの形状や個数は、特に限定されるものではない。また、隙間33および33A~33Oの上下位置についても、特に限定されるものではない。例えば、隙間が平面視でドット状に配列された複数の空隙によって構成されている場合、各箇所の空隙は、接合金属層30の厚み方向に複数積層して存在していてもよい。
[0190]
 また、上記の各実施の形態では、半導体素子10として、LEDチップを例示したが、これに限るものではなく、レーザ素子などのその他の固体発光素子であってもよい。また、半導体素子10は、発光素子に限るものでもない。例えばGaN、SiCなどの化合物電界効果トランジスタなどのパワー半導体素子であってもよい。
[0191]
 なお、上記の各実施の形態に対して当業者が思い付く各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で各実施の形態における構成要素および機能を任意に組み合わせることで実現される形態も本開示に含まれる。

産業上の利用可能性

[0192]
 本開示に係る半導体装置は、長期信頼性に優れており、車載用途などの種々の機器に有用である。

符号の説明

[0193]
 1、2、2A、3、3A 半導体装置
 10 半導体素子
 11 半導体積層構造
 11a 基板
 11b n型半導体層
 11c 活性層
 11d p型半導体層
 12 第1p側電極
 12a 反射電極
 12b、13b バリア電極
 12c、13c シード層
 12d、13d カバー電極
 12S シード膜
 13 第1n側電極
 13a オーミックコンタクト層
 14 酸化膜
 15、16 レジスト
 16a 開口部
 20 実装基板
 21 基板
 22 第2p側電極
 23 第2n側電極
 30 接合金属層
 30a 第1の層
 30b 第2の層
 30c 第3の層
 30X 金めっき膜
 30Y 金属バンプ
 31 第1接合金属層
 32 第2接合金属層
 33、33A~33O 隙間
 33a 空隙
 34 樹脂
 40 保持用金属管
 E1 第1電極
 E2 第2電極

請求の範囲

[請求項1]
 半導体積層構造に設けられた第1電極と、
 基板に設けられた第2電極と、
 前記第1電極と前記第2電極とを接合する接合金属層とを備え、
 前記接合金属層の内部に隙間が存在している
 半導体装置。
[請求項2]
 前記接合金属層を平面視したときに、前記隙間は、線状であって、前記第1電極の外周辺に沿っている
 請求項1に記載の半導体装置。
[請求項3]
 前記隙間は、前記第1電極の外周辺に対して平行である
 請求項2に記載の半導体装置。
[請求項4]
 前記隙間は、一定間隔で複数列存在している
 請求項1~3のいずれか1項に記載の半導体装置。
[請求項5]
 前記隙間は、複数の空隙によって構成されている
 請求項1~4のいずれか1項に記載の半導体装置。
[請求項6]
 前記外周辺は、少なくとも一部に曲線部を有し、
 前記隙間は、前記曲線部に沿っている
 請求項2に記載の半導体装置。
[請求項7]
 前記第1電極は、p側電極とn側電極とを有し、
 平面視において、前記隙間が占める面積の割合は、前記p側電極と前記n側電極とが対向するp-n電極対向部に近い領域の方が、前記p-n電極対向部から遠い領域よりも小さい
 請求項1~6のいずれか1項に記載の半導体装置。
[請求項8]
 前記p-n電極対向部に近い領域とは、前記p-n電極対向部からの距離が100μm以下の領域である
 請求項7に記載の半導体装置。
[請求項9]
 前記接合金属層を平面視したときに、前記隙間は、少なくとも一部が放射状である
 請求項1、7、8のいずれか1項に記載の半導体装置。
[請求項10]
 前記隙間の高さは、前記接合金属層の高さの10%以上である
 請求項1~9のいずれか1項に記載の半導体装置。
[請求項11]
 前記隙間の少なくとも一部に樹脂が充填されている
 請求項1~10のいずれか1項に記載の半導体装置。

図面

[ 図 1A]

[ 図 1B]

[ 図 2A]

[ 図 2B]

[ 図 2C]

[ 図 3A]

[ 図 3B]

[ 図 4A]

[ 図 4B]

[ 図 4C]

[ 図 4D]

[ 図 4E]

[ 図 4F]

[ 図 4G]

[ 図 4H]

[ 図 4I]

[ 図 5A]

[ 図 5B]

[ 図 5C]

[ 図 5D]

[ 図 5E]

[ 図 6A]

[ 図 6B]

[ 図 7A]

[ 図 7B]

[ 図 7C]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11A]

[ 図 11B]

[ 図 11C]

[ 図 11D]

[ 図 11E]

[ 図 12]

[ 図 13]

[ 図 14A]

[ 図 14B]

[ 図 14C]

[ 図 14D]

[ 図 14E]

[ 図 14F]

[ 図 14G]

[ 図 14H]

[ 図 14I]

[ 図 14J]

[ 図 14K]

[ 図 14L]

[ 図 14M]

[ 図 14N]

[ 図 14O]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20]

[ 図 21]

[ 図 22]

[ 図 23]