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1. WO2020121649 - 半導体基板、半導体基板の製造方法及び半導体素子の製造方法

公開番号 WO/2020/121649
公開日 18.06.2020
国際出願番号 PCT/JP2019/040926
国際出願日 17.10.2019
IPC
H01L 21/20 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
04少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18不純物,例.ドーピング材料,を含むまたは含まない周期表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
20基板上への半導体材料の析出,例.エピタキシャル成長
H01L 21/02 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
H01L 21/306 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
04少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18不純物,例.ドーピング材料,を含むまたは含まない周期表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
30H01L21/20~H01L21/26に分類されない方法または装置を用いる半導体本体の処理
302表面の物理的性質または形状を変換するため,例.エッチング,ポリシング,切断
306化学的または電気的処理,例.電解エッチング
CPC
H01L 21/02
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
H01L 21/20
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth ; solid phase epitaxy
H01L 21/306
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02Manufacture or treatment of semiconductor devices or of parts thereof
04the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
18the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
302to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
306Chemical or electrical treatment, e.g. electrolytic etching
出願人
  • 株式会社フィルネックス FILNEX INC. [JP]/[JP]
発明者
  • 荻原 光彦 OGIHARA Mitsuhiko
代理人
  • 泉 通博 IZUMI Michihiro
優先権情報
2018-23068310.12.2018JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR SUBSTRATE, METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT
(FR) SUBSTRAT SEMI-CONDUCTEUR, PROCÉDÉ DE FABRICATION DE SUBSTRAT SEMI-CONDUCTEUR ET PROCÉDÉ DE FABRICATION D'ÉLÉMENT SEMI-CONDUCTEUR
(JA) 半導体基板、半導体基板の製造方法及び半導体素子の製造方法
要約
(EN)
In order that the surface of a base substrate and the bottom surface of a separated semiconductor epitaxial layer are not bonded even after a removal layer is removed, this semiconductor substrate 1 has a base substrate 101, a first removal layer 104 provided to the base substrate 101, a second removal layer 105 provided to the first removal layer 104, and a semiconductor epitaxial layer 103 provided to the second removal layer 105, the etching speed of the second removal layer 105 with respect to a prescribed etching material being greater than the etching speed of the first removal layer 104 with respect to the prescribed etching material.
(FR)
La présente invention concerne un substrat semi conducteur 1 qui comprend, afin que la surface d'un substrat de base et la surface inférieure d'une couche épitaxiale semi-conductrice séparée ne soient pas liées même après que la couche de retrait ait été retirée, un substrat de base 101, une première couche de retrait 104 disposée sur le substrat de base 101, une seconde couche de retrait 105 disposée sur la première couche de retrait 104 et une couche épitaxiale semi-conductrice 103 disposée sur la seconde couche de retrait 105, la vitesse de gravure de la seconde couche de retrait 105 par rapport à un matériau de gravure prescrit étant supérieure à la vitesse de gravure de la première couche de retrait 104 par rapport au matériau de gravure prescrit.
(JA)
除去層を除去した後にもベース基板の表面と分離した半導体エピタキシャル層の底面とが接合しないようにするために、半導体基板1は、ベース基板101と、ベース基板101上に設けられた第1除去層104と、第1除去層104の上方に設けられた第2除去層105と、第2除去層105の上方に設けられた半導体エピタキシャル層103と、を有し、所定のエッチング材料に対する第2除去層105のエッチング速度が、所定のエッチング材料に対する第1除去層104のエッチング速度よりも大きい。
国際事務局に記録されている最新の書誌情報