処理中

しばらくお待ちください...

設定

設定

出願の表示

1. WO2020121649 - 半導体基板、半導体基板の製造方法及び半導体素子の製造方法

Document

明 細 書

発明の名称 半導体基板、半導体基板の製造方法及び半導体素子の製造方法

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

発明が解決しようとする課題

0004   0005   0006  

課題を解決するための手段

0007   0008   0009   0010   0011   0012   0013   0014  

発明の効果

0015  

図面の簡単な説明

0016  

発明を実施するための形態

0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055  

符号の説明

0056  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13  

図面

1   2A   2B   3   4A   4B   4C   4D   5  

明 細 書

発明の名称 : 半導体基板、半導体基板の製造方法及び半導体素子の製造方法

技術分野

[0001]
 本発明は、半導体基板、半導体基板の製造方法及び当該半導体基板を用いた半導体素子の製造方法に関する。

背景技術

[0002]
 従来、半導体基板上に除去層及び半導体エピタキシャル層を形成し、エッチングにより除去層を除去することで半導体エピタキシャル層を半導体基板から分離する技術が知られている(例えば、特許文献1を参照)。

先行技術文献

特許文献

[0003]
特許文献1 : 特許第3813123号公報

発明の概要

発明が解決しようとする課題

[0004]
 特許文献1に記載された技術では、半導体エピタキシャル層を成長させるためのベース基板としてのGaAs基板上に除去層及び半導体エピタキシャル層を形成した後に、弗酸などのエッチング液によって除去層を除去することにより半導体エピタキシャル層をGaAs基板から分離する。この方法で半導体エピタキシャル層をGaAs基板から分離する場合、GaAs基板及び半導体エピタキシャル層のエッチング速度が除去層のエッチング速度よりも格段に小さいことが想定されている。
[0005]
 エッチングにより除去層を除去した場合、除去層と接するGaAs基板の表面及び半導体エピタキシャル層の底面は非常に平坦な面となる。その結果、除去層をエッチングにより除去した後に、GaAs基板の表面と分離した半導体エピタキシャル層の底面とが接合してしまう場合があるという問題が生じていた。除去層をエッチングにより除去した後にGaAs基板の表面と半導体エピタキシャル層の底面とが接合すると、半導体エピタキシャル層をGaAs基板から分離することができなくなるため、除去層を除去した後にもGaAs基板の表面と分離した半導体エピタキシャル層の底面とが接合しないようにする技術が求められている。
[0006]
 そこで、本発明はこれらの点に鑑みてなされたものであり、除去層を除去した後にもベース基板の表面と分離した半導体エピタキシャル層の底面とが接合しないようにすることを目的とする。

課題を解決するための手段

[0007]
 本発明の第1の態様の半導体基板は、ベース基板と、前記ベース基板上に設けられた第1除去層と、前記第1除去層の上方に設けられた第2除去層と、前記第2除去層の上方に設けられた半導体エピタキシャル層と、を有し、所定のエッチング材料に対する前記第2除去層のエッチング速度が、前記所定のエッチング材料に対する前記第1除去層のエッチング速度よりも大きい。前記第2除去層の厚みよりも前記第1除去層の厚みが大きくてもよい。
[0008]
 前記所定のエッチング材料を用いたエッチングにより前記第2除去層が除去された時点で露出している前記第1除去層の表面が、前記半導体エピタキシャル層の前記第2除去層側の面よりも粗くてもよい。
[0009]
 前記ベース基板がGaAsにより構成されており、前記半導体エピタキシャル層がAl Ga 1-tAs(0≦t≦1)により構成されており、前記第1除去層がAl Ga 1-xAs(0.6<x≦0.8)により構成されており、前記第2除去層がAl Ga 1-yAs(0.7<y≦1、y>x)により構成されていてもよい。前記半導体エピタキシャル層がAl Ga 1-tAs(0≦t≦0.6)により構成されていてもよい。
[0010]
 前記ベース基板がInPにより構成されており、前記半導体エピタキシャル層がIn 1-xGa As 1-y(0≦x、y≦1)であってもよい。
[0011]
 前記第1除去層と前記第2除去層との間に設けられた第3除去層をさらに有し、前記所定のエッチング材料に対する前記第3除去層のエッチング速度は、前記所定のエッチング材料に対する前記第1除去層のエッチング速度よりも大きく、前記所定のエッチング材料に対する前記第2除去層のエッチング速度よりも小さくてもよい。
[0012]
 前記半導体エピタキシャル層が前記ベース基板の上方に位置するように前記半導体エピタキシャル層を支持するための支持部材をさらに有してもよい。前記支持部材は、前記ベース基板、前記第1除去層、前記第2除去層及び前記半導体エピタキシャル層に接してもよい。前記支持部材は、前記第2除去層に接する領域の一部の厚みが他の領域の厚みよりも小さい形状を有してもよい。
[0013]
 本発明の第2の態様の半導体基板の製造方法は、ベース基板を準備する工程と、前記ベース基板上に第1除去層を形成する工程と、前記第1除去層の上方に、所定のエッチング材料に対するエッチング速度が、前記所定のエッチング材料に対する前記第1除去層のエッチング速度よりも大きい第2除去層を形成する工程と、前記第2除去層の上方に半導体エピタキシャル層を形成する工程と、前記半導体エピタキシャル層を形成した後に、前記半導体エピタキシャル層が前記ベース基板の上方に位置するように前記半導体エピタキシャル層を支持するための支持部材を設ける工程と、を有する。
[0014]
 本発明の第3の態様の半導体素子の製造方法は、上記の半導体基板を準備する工程と、前記所定のエッチング材料を用いてエッチングすることにより前記第2除去層を除去する除去工程と、前記除去工程の後に、前記半導体エピタキシャル層を前記ベース基板と異なる移動先基板に接合する接合工程と、を有する。前記半導体基板が、前記半導体エピタキシャル層が前記ベース基板の上方に位置するように前記半導体エピタキシャル層を支持するための支持部材をさらに有し、前記製造方法は、前記除去工程と前記接合工程との間に、前記支持部材を切断する工程をさらに有してもよい。

発明の効果

[0015]
 本発明によれば、除去層を除去した後にもベース基板の表面と分離した半導体エピタキシャル層の底面とが接合しないようにすることができるという効果を奏する。

図面の簡単な説明

[0016]
[図1] 本実施形態の半導体基板1の構成を示す模式図である。
[図2A] 実験で用いた半導体基板1の顕微鏡写真である。
[図2B] 実験結果を示す模式図である。
[図3] Al Ga 1-zAsのエッチング速度と、組成zとの関係を示す図である。
[図4A] 半導体素子の製造方法を説明するための図である。
[図4B] 半導体素子の製造方法を説明するための図である。
[図4C] 半導体素子の製造方法を説明するための図である。
[図4D] 半導体素子の製造方法を説明するための図である。
[図5] 支持部材を設けた例を示す図である。

発明を実施するための形態

[0017]
[半導体基板1の構成]
 図1は、本実施形態の半導体基板1の構成を示す模式図である。図1は、半導体エピタキシャルウエハの断面構造を示している。半導体基板1は、ベース基板101と、ベース基板101上に設けられた除去層102と、除去層102の上方に設けられた半導体エピタキシャル層103とを有する。
[0018]
 ベース基板101は、半導体エピタキシャル層を結晶成長させるための母材基板である。本実施形態において、ベース基板101がIII-V族半導体により構成されている場合を例にして説明するが、ベース基板101はIII-V族半導体以外の材料により構成されていてもよい。
[0019]
 除去層102は、少なくとも一部がエッチングにより除去されることが予定されている層である。除去層102は、ベース基板101上に設けられた第1除去層104と、第1除去層104上に設けられた第2除去層105とを有する。詳細については後述するが、所定のエッチング材料に対する第1除去層104のエッチング速度よりも、上記の所定のエッチング材料に対する第2除去層105のエッチング速度が大きい。所定のエッチング材料は、第2除去層105のエッチング速度が半導体エピタキシャル層103のエッチング速度よりも十分に大きいエッチング液又はエッチングガスである。第2除去層105のエッチング速度は、例えば第1除去層104のエッチング速度の2倍以上である。
[0020]
 以下の説明において、所定のエッチング材料を使用エッチング材料という。使用エッチング材料としては、塩酸、弗酸、硝酸、塩酸と硝酸の混合液、有機酸、塩化水素ガス、及び塩素ガスを例示できる。
[0021]
 使用エッチング材料に対する第1除去層104のエッチング速度よりも、上記の所定のエッチング材料に対する第2除去層105のエッチング速度が大きいので、エッチングによって第2除去層105の全てが除去された時点で、第1除去層104の少なくとも一部が残留している。この際、第1除去層104は、エッチングが進行している状態なので、使用エッチング材料を用いたエッチングにより第2除去層105が除去された時点で露出している第1除去層104の表面が、半導体エピタキシャル層103の第2除去層105側の面よりも粗い。したがって、第1除去層104が除去されることにより分離された半導体エピタキシャル層103が第1除去層104に接したとしても、半導体エピタキシャル層103と第1除去層104とが接合しない状態が維持される。
[0022]
[各層の組成]
 ベース基板101は、例えばGaAs基板である。半導体エピタキシャル層103は、ベース基板101から除去される予定の半導体エピタキシャル層であり、例えばAl Ga 1-tAs(0≦t≦1)により構成されている。第1除去層104は、例えばAl Ga 1-xAs(0.6<x≦0.8)により構成されており、第2除去層105は、例えばAl Ga 1-yAs(0.7<y≦1、y>x)により構成されている。第1除去層104及び第2除去層105の材料組成の範囲として、第1除去層104がAl Ga 1-xAs(0.75<x≦0.8)であり、第2除去層105がAl Ga 1-yAs(0.8<y≦1)であることが、より好ましい。
[0023]
 第2除去層105に接する半導体エピタキシャル層103の底面(第2除去層105の側の面)を構成する半導体層の材料組成としては、Al Ga 1-tAs(0≦t≦0.6)が好適である。第2除去層105に接する半導体エピタキシャル層103の底面を構成する半導体層がGaAs層であることが、より好ましい。
[0024]
[第1除去層104及び第2除去層105の厚み]
 使用エッチング材料によりエッチングすることにより第2除去層105が除去された時点で第1除去層104の少なくとも一部が残留しやすくするために、第2除去層105の厚みよりも第1除去層104の厚みが大きくてもよい。第1除去層104の厚み及び第2除去層105の厚みは、第1除去層104の場所によってエッチングの進行度合いにばらつきがある場合であっても、第2除去層105が除去された時点で第1除去層104の全領域にわたって第1除去層104の少なくとも一部が残留している厚みであってもよい。
[0025]
[実験例]
 半導体基板1を試作して、エッチングを行った。実験に用いた半導体基板1において、ベース基板101はGaAs基板であった。第1除去層104の組成はAl Ga 1-xAs(0.75<x≦0.8)であった。第2除去層105の組成はAl Ga 1-yAs(0.8<y≦1)であった。半導体エピタキシャル層103の組成はAl Ga 1-tAs(0≦t≦0.6)であった。
[0026]
 図2Aは、実験で用いた半導体基板顕微鏡写真である。図2Bは、実験結果を示す模式図である。図2Aに示す顕微鏡写真は、図2Bに示すように、半導体基板1を傾斜させて矢印方向から電子顕微鏡(Scanning Electron Microscope:SEM)で撮像して得られた写真である。
[0027]
 図2Aに示す写真は、エッチング液で第2除去層105が完全にエッチング除去され、第1除去層104の一部がエッチングされた状態を示している。図2Aに示すように、半導体基板1から分離される予定の半導体エピタキシャル層103と、第1除去層104の一部が残留している層である残留層117との間に隙間が存在することを確認できる。
[0028]
 さらに、図2Aでは、半導体エピタキシャル層103の下面112が平坦であるのに対して、残留層117の上面115は凹凸が存在する粗面であることも確認できる。これは、使用したエッチング液に対する第1除去層104のエッチング速度が、第2除去層105のエッチング速度よりも小さく、第2除去層105が完全にエッチング除去される間に、第1除去層104の一部のみがエッチングされたことによる。
[0029]
 第2除去層105をエッチングにより除去した後、第1除去層104の一部が残留した層である残留層117の上面が粗面になっていることにより、第2除去層105をエッチングにより除去した後に、半導体エピタキシャル層103が、ベース基板101の側の表面(すなわちベース基板101上に残留している残留層117)に接合しづらい。したがって、半導体エピタキシャル層103を良好にベース基板101から分離することができる。
[0030]
 少なくとも半導体エピタキシャル層103の底面(すなわち除去した第2除去層105の側の面)の表面粗さRaは、残留層117の上面の表面粗さRbよりも小さいことが好ましい。表面粗さは、例えば原子間力顕微鏡(Atomic Force Microscope:AFM)で測定した平均粗さである。
[0031]
 発明者の実験によれば、第2除去層105が完全に除去されるまでエッチングをした後に、半導体エピタキシャル層103に対してベース基板101の向きに荷重をかけても、半導体エピタキシャル層103が第1除去層104に接合されることなく、半導体エピタキシャル層103をベース基板101から除去することができることが確認できた。
[0032]
 図3は、発明者が第2除去層105の除去のためにエッチング液として塩酸を使用したエッチング実験で確認したAl Ga 1-zAsのエッチング速度と、Al Ga 1-zAsの組成を定めるzの値との関係を示す図である。図3における縦軸は、z=1の時のエッチング速度を1とした場合の相対値である。図3の結果から、第1除去層104の組成をAl Ga 1-xAs(0.6<x≦0.8)、第2除去層105の組成をAl Ga 1-yAs(0.7<y≦1、y>x)とすることにより、第1除去層104のエッチング速度と第2除去層105のエッチング速度との間に大きな差がある第1除去層104及び第2除去層105の組合せを選択できることがわかる。
[0033]
[半導体基板1の構成の変形例]
 図1においては、除去層102が第1除去層104及び第2除去層105の2層を有する構造を例示したが、半導体基板1は、第1除去層104及び第2除去層105を含む2層の他に、他の除去層を有してもよい。この時、除去層102のベース基板101に接する側から半導体エピタキシャル層103に接する側に向けてエッチング速度が大きくなる順番に積層することが望ましい。
[0034]
 例えば、半導体基板1は、第1除去層104と第2除去層105との間に第3除去層をさらに有してもよい。この場合、使用エッチング材料に対する第3除去層のエッチング速度は、使用エッチング材料に対する第1除去層104のエッチング速度よりも大きく、使用エッチング材料に対する第2除去層105のエッチング速度よりも小さい。
[0035]
 なお、以上の説明においては、ベース基板101がGaAs基板である場合を例示したが、本発明は、ベース基板101が他のIII-V族半導体エピタキシャル基板である場合にも適用できる。半導体基板1は、例えば、ベース基板101がInP基板であり、半導体エピタキシャル層103がInP基板上で格子整合又は略格子整合する半導体エピタキシャル層(例えばIn 1-xGa As 1-y(0≦x、y≦1))であってもよい。この場合、除去層102は、InP基板上で格子整合又は略格子整合する半導体層であり、例えば、第1除去層104がIn 0.52Al 0.48Asであり、第2除去層105がIn 0.53Ga 0.47Asである。
[0036]
[半導体素子の製造方法]
 続いて、半導体エピタキシャル層103をベース基板101から分離した後に、他の基板に半導体エピタキシャル層103を移動させて半導体素子を製造する方法について説明する。
[0037]
 図4(図4Aから図4D)は、半導体素子の製造方法を説明するための図である。
 まず、図1に示した半導体基板1を準備する。例えば、ベース基板101上に第1除去層104及び第2除去層105を含む積層構造を形成した後に、第2除去層105上に半導体エピタキシャル層103を形成することにより、半導体基板1を作製する。半導体エピタキシャル層103は、所定の素子を形成するための半導体積層構造を有する。所定の素子は、発光ダイオード、トランジスタ及びセンサー等のように、半導体により構成される任意の素子である。
[0038]
 なお、本製造方法においては、半導体基板1を作製する代わりに、作製済の半導体基板1を用いて半導体素子を製造してもよい。すなわち、ベース基板101上に第1除去層104、第2除去層105、及び半導体エピタキシャル層103が既に形成されている半導体基板1を準備する工程を半導体素子の製造方法の最初の工程としてもよい。また、半導体エピタキシャル層103に所定の素子構造または所定の素子構造の一部が既に形成されている半導体基板1を準備する工程を、半導体素子の製造方法の最初の工程としてもよい。
[0039]
 次に、図4Aに示すように、エッチングにより除去する第2除去層105の少なくとも一部(例えば外周面)が露出した島を形成する。例えば、半導体基板1における半導体エピタキシャル層103、第1除去層104及び第2除去層105の外周から所定の範囲をエッチングすることにより、図4Aに示す島を形成する。
[0040]
 続いて、図4Bに示すように、所定のエッチング液により第1除去層104及び第2除去層105をエッチングする。エッチング工程では、第2除去層105が完全に除去されるまでの間エッチングを継続し、第2除去層105が除去された時点でエッチングを停止する。このようにすることで、第2除去層105が完全に除去されたことにより空隙114が形成される。第1除去層104の第2除去層105の側の一部の領域(図4Bにおける領域113)が除去され、第1除去層104におけるベース基板101に接する側と反対側の面に凹凸が形成された粗面を有する第1除去層104の残留層117が形成される。なお、図4Bでは、形成された凹凸を誇張して描いている。
[0041]
 続いて、図4Cに示すように、例えばピックアップバンプ122を備えたピックアップ基板121を使って、半導体エピタキシャル層103をベース基板101から分離する。ピックアップバンプ122は、例えば有機材料層であり、半導体基板上に感光性有機材料を塗布して、標準的なフォトリソグラフィプロセスにより形成することができる。有機材料層は、例えば、スピンコート法、ディップ法などにより、ピックアップ基板121のベースとなるピックアップベース基板上に有機材料をコートすることにより形成してもよいし、有機材料フィルムをピックアップベース基板上に貼り付けることにより形成してもよい。
[0042]
 続いて、図4Dに示すように、ピックアップ基板121によりベース基板101から分離させた半導体エピタキシャル層103を移動先基板130の上に圧接して接合する。接合に先立って、接合面の活性化処理などの表面処理工程を実行してもよい。また、移動先基板130上に、移動先基板130の材料と異なる材料層として、例えば別の半導体層、金属層又は絶縁膜層を設けてもよい。
[0043]
 移動先基板130上に半導体エピタキシャル層103を接合した後に、ピックアップ基板121を分離する(図示せず)。ピックアップ基板121を分離した後の半導体エピタキシャル層103に、適宜、層間絶縁膜又は金属配線膜等を形成することにより、半導体素子の製造を完了する。
[0044]
[第1変形例]
 図4Aに示したように半導体エピタキシャル層103、第1除去層104及び第2除去層105を含む島をベース基板101上に形成した後に、半導体エピタキシャル層103がベース基板101の上方に位置するように半導体エピタキシャル層103を支持するための支持部材を設けてもよい。
[0045]
 図5は、支持部材106を設けた例を示す図である。支持部材106は、例えば半導体エピタキシャル層103とベース基板101とを結合する半導体薄膜、有機材料薄膜、又は無機材料薄膜である。支持部材106は、例えば一部の領域が第1除去層104及び第2除去層105の側面に接するように形成されている。支持部材106の一部は、半導体エピタキシャル層103の上面又はベース基板101が露出した面に延在するように形成されていてもよい。当該支持部材106を構成する薄膜は、第2除去層105を除去する際に使用されるエッチング材料に対するエッチング速度が第2除去層105のエッチング速度よりも十分に小さく、第2除去層105が除去された時点で、半導体エピタキシャル層103とベース基板101とを結合した状態で残留する。
[0046]
 支持部材106は、例えば以下のようにして形成してもよい。アモルファスSi又はポリSiなどの半導体薄膜で支持部材106を形成する場合には、例えば、スパッタ法、熱CVD(Chemical Vapor Deposition)法、PCVD(Plasma Chemical Vapor Deposition)法、あるいはLPCVD(Low pressure Chemical Vapor Deposition)法などを適宜選択して半導体薄膜を形成することができる。この場合、半導体薄膜を形成後、フォトリソグラフィーおよびRIE(Reactive Ion Etching)法などのドライエッチング又は所定のエッチング液を使ったウェットエッチングによって支持部材106の構造を形成することができる。
[0047]
 無機材料薄膜で支持部材106を形成する場合には、例えばスパッタ法、熱CVD法、又はPCVD法などによって無機薄膜を形成することができる。無機薄膜を形成後、フォトリソグラフィー及びRIE法などのドライエッチング又は所定のエッチング液を使ったウェットエッチングによって支持部材106の構造を形成することができる。
[0048]
 有機材料薄膜で支持部材106を形成する場合には、例えば感光性有機材料を塗布又は貼付した後にフォトリソグラフィーによって所定の構造を形成し、その後、ベーク処理を行うことにより支持部材106を形成することができる。支持部材106の構造を形成する際に用いるエッチング液については、支持部材106のエッチング速度と比較して第1の除去層、第2の除去層、及び半導体エピタキシャル層103のエッチング速度が小さいエッチング液やエッチングガスを選択することが望ましい。
[0049]
 このように、第2除去層105を除去する工程において支持部材106が設けられることにより、半導体エピタキシャル層103が第1除去層104又はベース基板101と接触する確率を低くすることができる。特に、第2除去層105よりもエッチング速度が小さい第1除去層104が設けられていることにより、支持部材106を構成する薄膜が破損したり残留しない状態になったりした場合であっても、半導体エピタキシャル層103がベース基板101と接合してしまうことを防止できる。
[0050]
 なお、支持部材106は、半導体エピタキシャル層103がベース基板101から離れる向きに力が加わることで、容易に切断されるように形成されていることが好ましい。例えば、支持部材106が、第2除去層105の側面に接する領域の一部の厚みが他の領域の厚みよりも小さい形状(例えば溝の形状)を有することで、第2除去層105が除去された後に支持部材106は容易に切断される。この場合、所定のエッチング材料を用いてエッチングすることにより第2除去層105を除去する除去工程と、半導体エピタキシャル層103を101ベース基板と異なる移動先基板130に接合する接合工程との間に、半導体エピタキシャル層103を引き上げることにより支持部材106を切断する工程をさらに有してもよい。
[0051]
 所定領域の厚みが他の領域の厚みよりも小さい支持部材106は、例えば以下の方法により作製することができる。まず、厚みを小さくする領域(例えば溝を形状を形成する領域)以外の領域をレジストで被覆する。続いて、支持部材106の材料をエッチングするエッチング液を使ったウェットエッチング又はRIEなどのドライエッチングによって所定の厚さになるようにエッチングした後にレジストを除去する。
[0052]
[第2変形例]
 以上の説明においては、第1除去層104のエッチング速度よりも、上記の所定のエッチング材料に対する第2除去層105のエッチング速度が大きい場合を例示したが、第1除去層104のエッチング速度が第2除去層105のエッチング速度以上であってもよい。ただし、この場合、エッチングによる第2除去層105の除去が完了した時点で第1除去層104の少なくとも一部が残留しているように、第1除去層104の厚みを第2除去層105の厚みよりも大きくすることが求められる。
[0053]
[半導体基板1による効果]
 本発明の半導体基板1は、ベース基板101から分離する予定の半導体エピタキシャル層103とベース基板101との間に、エッチング速度が異なる少なくとも2層の除去層を有する。したがって、半導体エピタキシャル層103が分離された後に、半導体エピタキシャル層103がベース基板101と接合することを防止できる。
[0054]
 そして、半導体基板1を用いて半導体素子を製造することにより、平坦な面を有する半導体エピタキシャル層103を移動先基板130に容易に移動させ、移動後の半導体エピタキシャル層103を加工して、各種の半導体素子を製造することができる。
[0055]
 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されず、その要旨の範囲内で種々の変形及び変更が可能である。例えば、装置の分散・統合の具体的な実施の形態は、以上の実施の形態に限られず、その全部又は一部について、任意の単位で機能的又は物理的に分散・統合して構成することができる。また、複数の実施の形態の任意の組み合わせによって生じる新たな実施の形態も、本発明の実施の形態に含まれる。組み合わせによって生じる新たな実施の形態の効果は、もとの実施の形態の効果を合わせ持つ。

符号の説明

[0056]
1 半導体基板
101 ベース基板
102 除去層
103 半導体エピタキシャル層
104 第1除去層
105 第2除去層
112 下面
115 上面
117 残留層
121 ピックアップ基板
122 ピックアップバンプ
130 移動先基板

請求の範囲

[請求項1]
 ベース基板と、
 前記ベース基板上に設けられた第1除去層と、
 前記第1除去層の上方に設けられた第2除去層と、
 前記第2除去層の上方に設けられた半導体エピタキシャル層と、
 を有し、
 所定のエッチング材料に対する前記第2除去層のエッチング速度が、前記所定のエッチング材料に対する前記第1除去層のエッチング速度よりも大きい、
 半導体基板。
[請求項2]
 前記第2除去層の厚みよりも前記第1除去層の厚みが大きい、
 請求項1に記載の半導体基板。
[請求項3]
 前記所定のエッチング材料を用いたエッチングにより前記第2除去層が除去された時点で露出している前記第1除去層の表面が、前記半導体エピタキシャル層の前記第2除去層側の面よりも粗い、
 請求項1又は2に記載の半導体基板。
[請求項4]
 前記ベース基板がGaAsにより構成されており、
 前記半導体エピタキシャル層がAl Ga 1-tAs(0≦t≦1)により構成されており、
 前記第1除去層がAl Ga 1-xAs(0.6<x≦0.8)により構成されており、
 前記第2除去層がAl Ga 1-yAs(0.7<y≦1、y>x)により構成されている、
 請求項1から3のいずれか一項に記載の半導体基板。
[請求項5]
 前記半導体エピタキシャル層がAl Ga 1-tAs(0≦t≦0.6)により構成されている、
 請求項4に記載の半導体基板。
[請求項6]
 前記ベース基板がInPにより構成されており、
 前記半導体エピタキシャル層がIn 1-xGa As 1-y(0≦x、y≦1)である、
 請求項1から3のいずれか一項に記載の半導体基板。
[請求項7]
 前記第1除去層と前記第2除去層との間に設けられた第3除去層をさらに有し、
 前記所定のエッチング材料に対する前記第3除去層のエッチング速度は、前記所定のエッチング材料に対する前記第1除去層のエッチング速度よりも大きく、前記所定のエッチング材料に対する前記第2除去層のエッチング速度よりも小さい、
 請求項1から6のいずれか一項に記載の半導体基板。
[請求項8]
 前記半導体エピタキシャル層が前記ベース基板の上方に位置するように前記半導体エピタキシャル層を支持するための支持部材をさらに有する、
 請求項1から7のいずれか一項に記載の半導体基板。
[請求項9]
 前記支持部材は、前記ベース基板、前記第1除去層、前記第2除去層及び前記半導体エピタキシャル層に接する、
 請求項8に記載の半導体基板。
[請求項10]
 前記支持部材は、前記第2除去層に接する領域の一部の厚みが他の領域の厚みよりも小さい形状を有する、
 請求項8又は9に記載の半導体基板。
[請求項11]
 ベース基板を準備する工程と、
 前記ベース基板上に第1除去層を形成する工程と、
 前記第1除去層の上方に、所定のエッチング材料に対するエッチング速度が、前記所定のエッチング材料に対する前記第1除去層のエッチング速度よりも大きい第2除去層を形成する工程と、
 前記第2除去層の上方に半導体エピタキシャル層を形成する工程と、
 前記半導体エピタキシャル層を形成した後に、前記半導体エピタキシャル層が前記ベース基板の上方に位置するように前記半導体エピタキシャル層を支持するための支持部材を設ける工程と、
 を有する、
 半導体基板の製造方法。
[請求項12]
 請求項1に記載の半導体基板を準備する工程と、
 前記所定のエッチング材料を用いてエッチングすることにより前記第2除去層を除去する除去工程と、
 前記除去工程の後に、前記半導体エピタキシャル層を前記ベース基板と異なる移動先基板に接合する接合工程と、
 を有する、半導体素子の製造方法。
[請求項13]
 前記半導体基板が、前記半導体エピタキシャル層が前記ベース基板の上方に位置するように前記半導体エピタキシャル層を支持するための支持部材をさらに有し、
 前記除去工程と前記接合工程との間に、前記支持部材を切断する工程をさらに有する、
 請求項12に記載の半導体素子の製造方法。

図面

[ 図 1]

[ 図 2A]

[ 図 2B]

[ 図 3]

[ 図 4A]

[ 図 4B]

[ 図 4C]

[ 図 4D]

[ 図 5]