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1. WO2020116263 - 半導体装置およびそれを用いた車載用電子制御装置

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明 細 書

発明の名称 半導体装置およびそれを用いた車載用電子制御装置

技術分野

0001  

背景技術

0002   0003   0004   0005  

先行技術文献

特許文献

0006  

発明の概要

発明が解決しようとする課題

0007   0008   0009   0010   0011   0012   0013   0014   0015  

課題を解決するための手段

0016  

発明の効果

0017   0018   0019  

図面の簡単な説明

0020  

発明を実施するための形態

0021  

実施例 1

0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034  

実施例 2

0035   0036   0037   0038   0039   0040  

実施例 3

0041   0042   0043   0044   0045   0046   0047   0048   0049  

実施例 4

0050   0051   0052   0053   0054  

実施例 5

0055   0056   0057   0058   0059  

実施例 6

0060   0061   0062   0063   0064   0065   0066  

実施例 7

0067   0068   0069   0070   0071   0072  

実施例 8

0073   0074   0075   0076   0077   0078   0079  

符号の説明

0080  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14  

図面

1   2   3   4   5   6A   6B   7   8   9   10   11A   11B   12   13   14   15   16   17   18   19  

明 細 書

発明の名称 : 半導体装置およびそれを用いた車載用電子制御装置

技術分野

[0001]
 本発明は、多層配線技術を用いて構成される半導体装置の構造に係り、特に、カレントミラー回路を備える半導体装置に適用して有効な技術に関する。

背景技術

[0002]
 アナログ集積回路に多用されるカレントミラー回路は、入力側と出力側のMOSトランジスタのサイズにより、入力電流を所望の倍率(ミラー比)に変換して出力する。カレントミラー回路を用いた半導体回路装置を高精度で動作させるためには、カレントミラー回路を構成するトライジスタのペア性のバラツキの低減およびペア性の経時変動の抑制が求められる。
[0003]
 また、半導体集積回路装置では、通常、トランジスタやダイオード、抵抗、容量などの素子を接続する金属配線がこれらの素子上に形成される。配線パターンは、金属膜と絶縁膜の成膜とパターン形成を繰り返すことにより形成される。金属膜と絶縁膜、半導体基板の線膨張係数の違いにより、配線パターンに熱ひずみが生じ、その周辺に配置した素子特性の経時変化に影響を与える可能性がある。
[0004]
 配線パターンに起因した素子の経時変化を低減する技術として、例えば、特許文献1のような技術がある。特許文献1は、MOSトランジスタ上層のダミー配線の配置を規定することにより、MOSトランジスタへのダミー配線の影響を低減する技術である。
[0005]
 特許文献1には「トランジスタの上層に配置された機械的化学研磨平均化用のダミー配線とを有する半導体装置であって、前記ダミー配線が、平面的に見て前記ペアリングトランジスタのいずれにも重ならないか、または第1のトランジスタおよび前記第2のトランジスタに重なる部分が、前記第1のトランジスタと前記第2のトランジスタとで同等になるように配置されている、半導体装置」と記載されている。

先行技術文献

特許文献

[0006]
特許文献1 : 特開2003-100899号公報

発明の概要

発明が解決しようとする課題

[0007]
 ところで、アナログ集積回路では、基準電流源で生成した電流を、カレントミラー回路を使用して各回路ブロックにコピーする。カレントミラー回路は複数のトランジスタで構成されるが、このようなカレントミラー回路は、半導体集積回路内に、1次元または2次元的に配列状に実装されることが多い。
[0008]
 アナログ集積回路を精度よく制御するためには、カレントミラー回路を構成するすべてのトランジスタに対し、ペア性の初期バラツキの低減と、ペア性の経時劣化を抑制することが要求される。
[0009]
 トラジスタのペア性を劣化させる要因のひとつとして、配線パターンの熱応力に起因するトランジスタの熱ひずみがある。本願発明者らは、配線パターンの熱ひずみの影響について、シミュレーションおよび実測で解析を行った結果、幅広の配線では、配線端部の近傍約5μm~10μmにおいて、ひずみの変化が特に大きいことを確認した。また、細い配線を密に複数本配置した場合の配線領域の端部の近傍においても、同様にひずみの変化が大きいことを確認した。
[0010]
 つまり、熱ひずみのバラツキを低減するには、配線の直下だけでなく、配線の周辺領域において、トランジスタと配線の配置を考慮することが必要であることを突き止めた。
[0011]
 上記の配線パターンの熱ひずみは、半導体集積回路使用時における高温と低温の熱ストレスの繰り返しにより変化する。このため、カレントミラー回路を構成する各トランジスタ周辺の配線パターンが異なると、トランジスタのペア性が経時変化し、回路特性を劣化させる。
[0012]
 特に、車載用半導体集積回路装置では、ソレノイドなどのアクチュエータを駆動するパワートランジスタの高精度な制御が要求される。また、-40℃以下から150℃以上と熱ストレスが大きい環境で使用されるため、上記の配線の熱ひずみの影響により、回路特性が劣化する恐れがある。
[0013]
 上記特許文献1では、MOSトランジスタ上の配線パターンを規定し、MOSトランジスタのペア性に対し、バラツキ、経年劣化を抑制する方法が示されている。しかし、後述する図4及び図5のように、3個以上のMOSトランジスタを配列状に配置し、各MOSトランジスタ上に配線パターンを配置した場合、配列の中央付近にあるMOSトランジスタと、配列の端にあるMOSトランジスタでは、MOSトランジスタからみて斜め上の配線パターンが異なる。このため、MOSトランジスタ配列の中央付近と端では、配線の熱ひずみの影響が異なり、初期ペア比およびペア比が変動する。
[0014]
 そこで、本発明の目的は、カレントミラー回路を備える半導体装置において、カレントミラー回路のミラー比の経時変化を抑制可能な信頼性の高い半導体装置を提供することにある。
[0015]
 具体的には、3個以上のMOSトランジスタを配列したカレントミラー回路において、中央付近のMOSトランジスタと配列の端にあるMOSトランジスタの熱ひずみを同等にし、カレントミラー回路のミラー比の経年劣化を抑制する技術を提供することにある。

課題を解決するための手段

[0016]
 上記課題を解決するために、本発明は、第1MOSトランジスタと前記第1MOSトランジスタと対をなす複数のMOSトランジスタを有するカレントミラー回路と、前記MOSトランジスタの上層に形成される複数の配線層と、を備え、前記複数の配線層は、前記第1MOSトランジスタおよび前記複数のMOSトランジスタの各MOSトランジスタのチャネル領域端部から所定の範囲内において、各配線パターンが同一形状となるように配置されていることを特徴とする。

発明の効果

[0017]
 本発明によれば、カレントミラー回路を備える半導体装置において、カレントミラー回路のミラー比の経時変化を抑制可能な信頼性の高い半導体装置を実現できる。
[0018]
 具体的には、カレントミラー回路を構成する各MOSトランジスタが配線から受ける熱応力が同じになり、応力に起因するMOS特性の経時変化が各トランジスタで同じになるため、トランジスタのペア性が確保され、ミラー比の変動が抑制される。
[0019]
 上記以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

図面の簡単な説明

[0020]
[図1] 本発明の実施例1に係る半導体装置の平面図である。
[図2] 本発明の実施例1に係る半導体装置の平面図である。
[図3] 図1のA-A’断面図である。
[図4] 従来例の半導体装置の平面図である。
[図5] 図4のB-B’断面図である。
[図6A] 配線下のトランジスタ面の熱ひずみ量のシミュレーションモデルを示す図である。
[図6B] 配線下のトランジスタ面の熱ひずみ量のシミュレーション結果を示す図である。
[図7] 本発明の実施例2に係る半導体装置の平面図である。
[図8] 図7のC-C’断面図である。
[図9] 本発明の実施例3に係る半導体装置の平面図である。
[図10] 図9のD-D’断面図である。
[図11A] 配線下と配線が無い領域のトランジスタ面の熱ひずみ量のシミュレーションモデルを示す図である。
[図11B] 配線下と配線が無い領域のトランジスタ面の熱ひずみ量のシミュレーション結果を示す図である。
[図12] 本発明の実施例4に係る半導体装置の平面図である。
[図13] 本発明の実施例5に係る半導体装置の平面図である。
[図14] 図13のE-E’断面図である。
[図15] 本発明の実施例6に係る半導体装置の平面図である。
[図16] 図15のF-F’断面図である。
[図17] 本発明の実施例7に係る半導体装置の平面図である。
[図18] 本発明の実施例8に係る半導体装置の平面図である。
[図19] 図18のG-G’断面図である。

発明を実施するための形態

[0021]
 以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。
実施例 1
[0022]
 図1から図6Bを参照して、本発明の実施例1の半導体装置について説明する。図1は本発明を適用した半導体装置の平面図である。カレントミラー回路を構成するMOSトランジスタの配列M11~M15と、MOSトランジスタのゲート幅方向(図1の上下方向)に延伸したソースまたはドレイン接続用の第1の配線層51、ゲート接続用の第1の配線層52および及びMOSトランジスタ配列の周辺にダミー配線である第1の配線層5dを配置し、また、ゲート長方向に第2の配線層71を配置している。 図2は図1のMOSトランジスタM11~M15と第1の配線層51,52,5dの形状を説明するため、第2の配線層71を除いたものである。また、図3は図1の半導体装置をA-A’で切断した断面図である。なお、構造を分かり易くするために、図1,図2,図3にはMOSトランジスタM11~M15と第1の配線51,52,5dを接続するコンタクトパターンは示していない。
[0023]
 図1から図3のように、配線パターンを特定のピッチで複数本配置した場合の応力シミュレーションを、図6A及び図6Bに示す。図6Aはシミュレーション用の2次元断面モデルであり、図6Bは図6Aのトランジスタ面8におけるひずみ量の分布である。なお、応力シミュレーションは、図6Aに示すように、Si基板上にAl配線を-5μm~+5μmの領域に17本配置し、Al配線はシリコン酸化膜(SiO膜)により囲ったモデルで行っている。
[0024]
 図6Bに示すように、配線領域の中央X=0.0μm近傍のひずみ変化(a)は0.02%であるのに対し、配線領域の端部であるX=-5.0μmとX=+5μm近傍では(b)約0.035%変化しており、配線領域の中央近傍のひずみ変化(a)の1.75倍大きい。配線領域端部のひずみが大きく変化する領域は、配線領域側にそれぞれ約2.5μm(符号200で示す距離)まで広がっている。従って、トランジスタ上に配線を配置する場合、トランジスタが配線パターンから受けるひずみの影響を抑制するためには、平面的に見てトランジスタを配線領域端部から約2.5μm(符号200で示す距離)離して配置することが必要である。
[0025]
 図4及び図5は、カレントミラー回路を構成するMOSトランジスタ配列の配線パターンの従来例である。図5は図4のB-B’断面図である。
[0026]
 図4,図5において、MOSトランジスタM21~M25に対し、各MOSトランジスタの直上に配置した配線パターンは同じである。しかしながら、図4の左端のMOSトランジスタM21は、MOSトランジスタのチャネル領域から平面的に見て左側に、符号101で示す距離までしか配線パターンが無い。距離101が図6Bの距離200より短い場合、左端のM21と中央付近のM24がそれぞれ配線によるひずみの影響を受ける領域内R21とR24とでは配線パターンが異なる。
[0027]
 このため、MOSトランジスタM21とMOSトランジスタM24は、ひずみの経時変化による電気特性の変化が異なり、MOSトランジスタM21とMOSトランジスタM24のペア性が変化し、カレントミラー回路のミラー比が変化する可能性がある。
[0028]
 そこで、本実施例の半導体装置では、図1から図3に示すように、MOSトランジスタ配列の左端のトランジスタM11のチャネル領域から、平面的に見て配列の左側に距離100までダミー配線である配線5dを追加している。同様に、MOSトランジスタ配列の右端のトランジスタM15のチャネル領域から、平面的に見て配列の右側に距離100までダミー配線である配線5dを追加している。
[0029]
 つまり、距離100を図6Bに示す距離200(2.5μm)より大きくすることにより、配線領域の端でひずみの変化が大きくなる領域が、MOSトランジスタM11,M15のチャネルに掛からないようにしている。
[0030]
 以上説明したように、本実施例の半導体装置は、第1MOSトランジスタM11(またはM15)と第1MOSトランジスタM11(またはM15)と対をなす複数のMOSトランジスタM12~M14を有するカレントミラー回路と、カレントミラー回路(MOSトランジスタM11~M15)の上層に形成される複数の配線層(第1の配線層51,5d及び第2の配線層71)と、を備え、複数の配線層(第1の配線層51,5d及び第2の配線層71)は、第1MOSトランジスタM11(またはM15)及び複数のMOSトランジスタM12~M14の各MOSトランジスタのチャネル領域端部から所定の範囲R11,R14内において、各配線パターンが同一形状となるように配置されている。
[0031]
 また、この所定の範囲は、各MOSトランジスタM11~M15のチャネル領域端部からの距離が5μm以内の範囲とする。
[0032]
 また、カレントミラー回路の端部に配置されるMOSトランジスタM11(またはM15)のチャネル領域端部から所定の範囲内(距離が5μm以内の範囲内)にダミー配線である配線5dが配置されている。
[0033]
 これにより、図1の左端のMOSトランジスタM11と中央付近のMOSトランジスタM14が配線のひずみを受ける領域内R11とR14において、第1配線層51,52,5d、第2配線層71は同一形状になり、MOSトランジスタM11とMOSトランジスタM14はひずみ量が同等となり、ひずみの経時変化による電気特性の変化も同等となるため、ミラー比の経時変化を抑制することができる。右端のMOSトランジスタM15についても、同様である。
[0034]
 本実施例の半導体装置を、例えば、車載用の電流制御用アナログ集積回路装置として採用し、カレントミラー回路を電流値測定に用いた場合、低温(停止)と高温(駆動)が繰り返されることによる熱ひずみの蓄積を、カレントミラー回路を構成する各MOSトランジスタに対して同等にすることができるため、各MOSトランジスタ特性の経時変化を相対的に無くして、ミラー比の変動を抑制することができる。これにより、信頼性の高い電流制御が可能となる。
実施例 2
[0035]
 図7及び図8を参照して、本発明の実施例2の半導体装置について説明する。図7は本発明を適用した半導体装置の平面図であり、実施例1(図1)と同様に、カレントミラー回路を5個のMOSトランジスタで構成している。図8は図7の半導体装置をC-C’で切断した断面図である。
[0036]
 本実施例では、MOSトランジスタM31~M35上のゲート長方向の第1の配線層51はMOSトランジスタのソース端子及びドレイン端子のみに配置している。つまり、所定の範囲R31,R34内の各MOSトランジスタM31~M35直上の配線層のパターンは、MOSトランジスタの端子(ソース端子及びドレイン端子)に接続する配線のみである。
[0037]
 また、第2の配線層73は、第1の配線層51と同じ向きに延伸している。MOSトランジスタ配列M31~M35の左端のMOSトランジスタM31が配線から受けるひずみが中央付近のMOSトランジスタM34と同じになるように、MOSトランジスタM31のチャネル端から平面的に符号102で示す距離までの領域内R31とM34のチャネル端から平面的に距離102までの領域内R34にある配線パターンが同じになるように、ダミー配線である配線5d2と7dを追加している。
[0038]
 つまり、距離102を図6Bに示す距離200(2.5μm)より大きくすることにより、配線領域の端でひずみの変化が大きくなる領域が、MOSトランジスタM31,M35のチャネルに掛からないようにしている。
[0039]
 以上説明したように、本実施例の半導体装置では、複数の配線層(第1の配線層51および第2の配線層73)は、MOSトランジスタM31~M35上の配線層の内、MOSトランジスタM31~M35が形成される層に対し最も近い層に配置される第1の配線層51と、第1の配線層51の上層に配置される第2の配線層73を有しており、ダミー配線5d2,7dが、第1の配線層51および第2の配線層73の両方に配置されている。
また、第2の配線層73は、第1の配線層51と同じ方向に延在して配置されている。
[0040]
 これにより、図8の左端のMOSトランジスタM31と中央付近のMOSトランジスタM34が配線から受けるひずみの影響が同じになり、ひずみの経時変化による電気特性の変化は同等になるため、ミラー比の経時変化を抑制することができる。MOSトランジスタ配列の右端のM35についても同様である。
実施例 3
[0041]
 図9から図11Bを参照して、本発明の実施例3の半導体装置について説明する。図9は本発明を適用した半導体装置の平面図であり、実施例2(図7及び図8)と同様に、カレントミラー回路を5個のMOSトランジスタで構成している。図10は図9の半導体装置をD-D’で切断した断面図である。
[0042]
 本実施例では、図9に示すように、実施例2(図7)のカレントミラー回路の右側に、ダミー配線である複数本の第1の配線層53を追加している。説明を簡単にするため、第2の配線層73は、図9に図示していない。
[0043]
 図9及び図10において、図7及び図8と同様に、MOSトランジスタM31~M35の各チャネルから平面的に距離102までの領域を足し合せた全体の領域をR3とした。
図9及び図10に示す本実施例の半導体装置では、領域R3の範囲外に、右端のMOSトランジスタM35のチャネル端から平面的に距離103離れた位置に、狭い間隔で、MOSのソースまたはドレイン接続用配線52とは幅または長さが異なる複数本の配線53を配置している。ここで、距離102≦距離103である。
[0044]
 図11A及び図11Bに、図9のようにMOSトランジスタの配列から離れた位置に配線を形成した場合の応力シミュレーションを示す。図11Aはシミュレーション用の2次元断面モデルであり、図9のMOSトランジスタM31~M35は、図11Aの配線無し領域に配置されていると考える。図11Bは図11Aのトランジスタ面8におけるひずみ量の分布である。
[0045]
 図11Bに示すように、配線領域の端部から配線無し領域へ約5.0μm(符号201で示す距離)の範囲において、ひずみの変化が大きい。従って、配線の応力によるひずみの影響を避けるため、カレントミラー回路を構成するMOSトランジスタの配列は配線領域から距離201以上離れた位置に形成することが必要である。
[0046]
 そこで、本実施例では、図9及び図10に示すように、R3の範囲外に形成する配線は、MOSトランジスタ配列の右端に配置したM35のチャネル端からの距離103が図11Bの距離201(約5.0μm)以上となるように配置している。
[0047]
 つまり、所定の範囲R3よりも外側に、複数の周辺配線53が配置されている。
[0048]
 また、各配線パターンを形成する配線およびMOSトランジスタのソースおよびドレイン接続用配線は、全て同一形状となるように形成されている。
[0049]
 これにより、トランジスタの配線によるひずみの影響を抑制し、各MOSトランジスタの電気特性の変化が同等になるようにすることにより、ミラー比の経時変化を抑制することができる。
実施例 4
[0050]
 図12を参照して、本発明の実施例4の半導体装置について説明する。図12は本発明を適用した半導体装置の平面図である。
[0051]
 本実施例では、図12に示すように、実施例2(図7及び図8)のカレントミラー回路の右側に、第1の配線層の細い配線54と太い配線55を追加している。説明を簡単にするため、第2の配線層73は、図12に図示していない。
[0052]
 図12の領域R3は、図7及び図8においてMOSトランジスタM31~M35の各チャネルから平面的に距離102までの領域を足し合せた全体の領域である。配線幅が細い配線54は、領域R3の範囲外に、右端のMOSトランジスタM35のチャネル端から平面的に距離104離れた位置に配置し、太い配線55は、MOSトランジスタM35のチャネル端から平面的に距離105離れた位置に配置する。
[0053]
 太い(幅が広い)配線は細い(幅が狭い)配線と比較して、熱ひずみが大きいため、MOSトランジスタM35のチャネル端から、R3の領域外に形成する太い(幅が広い)配線55までの距離105は、R3の領域外に形成する細い(幅が狭い)配線54までの距離104より長くする。(距離104<距離105)
 つまり、所定の範囲R3よりも外側に、配線幅が異なる複数の周辺配線54,55を備えており、複数の周辺配線54,55は、カレントミラー回路の端部に配置されるMOSトランジスタM35のチャネル領域端部から離れるほど、幅の広い周辺配線が配置されている。
[0054]
 これにより、太い(幅が広い)配線55から受けるMOSトラインジスタM35のひずみを抑制し、各MOSの電気特性の変化が同等になるようにすることにより、ミラー比の経時変化を抑制することができる。
実施例 5
[0055]
 図13及び図14を参照して、本発明の実施例5の半導体装置について説明する。図13は本発明を適用した半導体装置の平面図であり、図14は図13の半導体装置をE-E’で切断した断面図である。
[0056]
 本実施例では、図13に示すように、実施例2(図7及び図8)のカレントミラー回路の右側に、第1の配線層56と第2の配線層76と第3の配線層86を追加している。説明を簡単にするため、実施例2(図7及び図8)における第2の配線層73は、図13に図示していない。
[0057]
 図13の領域R3は、図7及び図8においてMOSトランジスタM31~M35の各チャネルから平面的に距離102までの領域を足し合せた全体の領域である。図14に示すように、第1の配線層56、第2の配線層76、第3の配線層86は一部が上下方向に重なっている。
[0058]
 つまり、本実施例の半導体装置は、図13及び図14に示すように、所定の範囲R3よりも外側に、複数の周辺配線層56,76,86を備えており、複数の周辺配線層56,76,86は、半導体装置を平面視した際に、互いに重なるように配置されており、上層の周辺配線ほど、カレントミラー回路の端部に配置されるMOSトランジスタM35のチャネル領域端部から離れて配置されている。
[0059]
 複数の配線層を重ねて配置する場合、配線層数が多いほど、配線によるトランジスタ面のひずみの影響が大きくなる。従って、MOSトランジスタ配列の右端のMOSトランジスタM35のチャネル端から第1の配線層56までの距離106とMOSトランジスタM35のチャネル端から第1の配線層56と第2の配線層76の2層が重なった位置までの距離107とMOSトランジスタM35のチャネル端から第1の配線層56、第2の配線層76、第3の配線層86の3層が重なった位置までの距離108は、距離106<距離107<距離108とし、MOSトランジスタへのひずみの影響を抑制し、各MOSの電気特性の変化が同等になるようにすることにより、ミラー比の経時変化を抑制することができる。
実施例 6
[0060]
 図15及び図16を参照して、本発明の実施例6の半導体装置について説明する。図15は本発明を適用した半導体装置の平面図であり、図16は図15の半導体装置をF-F’で切断した断面図である。
[0061]
 実施例4、実施例5のような、複数の広い幅の配線層をカレントミラー回路の周辺で使用する例として、周辺に電源幹線を配置する例を図15及び図16に示す。
[0062]
 通常、半導体装置(半導体集積回路装置)においては、電源幹線は低抵抗であることが望ましい。このため、電源幹線の幅は広く、複数の配線層で構成する。しかしながら、上記実施例4、実施例5に示したように、幅が広く、複数層重ねた配線の熱ひずみはトランジスタ面への影響が大きいため、カレントミラー回路から離して配置する必要がある。
[0063]
 そこで、本実施例では、図15及び図16に示すように、カレントミラー回路を構成するMOSトランジスタ配列の付近は、第1の配線層57と第2の配線層77のみを符号111で示す距離(幅)で重ね、なおかつ、領域R3より遠くMOSトランジスタにひずみの影響を与えない距離109に配置する。
[0064]
 第2の配線層77と第3の配線層87の重なり部分は、必要な低抵抗となるように、幅(距離)111より広い幅(長い距離)112とし(距離111<距離112)、MOSのチャネル端までの距離110は、距離109より大きくする(距離109<距離110)。また、前記領域R3の範囲内は第1の配線の細い配線58でカレントミラー回路に接続する。
[0065]
 つまり、本実施例の半導体装置は、所定の範囲R3よりも外側に、複数の配線層57,77,87からなる電源配線を備えており、電源配線は、上層の電源配線ほど、カレントミラー回路の端部に配置されるMOSトランジスタのチャネル領域端部から離れて配置されている。
[0066]
 これにより、カレントミラー周辺の電源幹線がカレントミラー回路を構成するMOSトランジスタに与える熱ひずみを抑制し、各MOSの電気特性の変化が同等になるようにすることにより、ミラー比の経時変化を抑制することができる。
実施例 7
[0067]
 図17を参照して、本発明の実施例7の半導体装置について説明する。図17は本発明を適用した半導体装置の平面図である。
[0068]
 本実施例では、図17に示すように、実施例2(図7及び図8)のカレントミラー回路の右側に、第1の配線層で配線幅が細い孤立した配線54と隣接する配線間が狭い多数本の配線58を追加している。以下、配線1本以上の隣接した配線の集りを配線束と呼ぶ。
説明を簡単にするため、実施例2(図7及び図8)における第2の配線層73は、図17に図示していない。
[0069]
 図17の領域R3は図7及び図8においてMOSトランジスタM31~M35の各チャネルから平面的に距離102までの領域を足し合せた全体の領域である。
[0070]
 前述した図11Bに示すように、複数本の配線を配置した配線領域の端部は、ひずみの変化が大きい。細い配線を狭い間隔で多数本配置する場合、各配線の幅を合計した値が大きいほど、配線領域端の熱ひずみが大きくなる。MOSトランジスタのチャネル端から、領域R3の外に狭い間隔で多数本形成した配線束58までの距離113を前術の距離102及び距離104よりも大きくする(距離102<距離104<距離113)。
[0071]
 つまり、本実施例の半導体装置は、所定の範囲R3よりも外側に、配線数が異なる複数の周辺配線束54,58を備えており、複数の周辺配線束は、カレントミラー回路の端部に配置されるMOSトランジスタのチャネル領域端部から離れるほど、配線幅の合計が広い(大きい)周辺配線束が配置されている。
[0072]
 これにより、多数本の配線から構成され、なおかつ、配線幅の合計が大きい配線から、MOSトラインジスタの配列が受けるひずみを抑制し、各MOSの電気特性の変化が同等になるようにすることにより、ミラー比の経時変化を抑制することができる。
実施例 8
[0073]
 図18及び図19を参照して、本発明の実施例8の半導体装置について説明する。図18は本発明を適用した半導体装置の平面図であり、図19は図18の半導体装置をG-G’で切断した断面図である。
[0074]
 本実施例では、図18に示すように、カレントミラー回路を5個のMOSトランジスタM41~M45で構成している。MOSトランジスタM41~M45上の第1の配線層は、実施例2(図7)と同様に、MOSトランジスタのソース端子及びドレイン端子に接続する配線51と、各MOSトランジスタのゲート電極に接続する配線52に加え、各MOSトランジスタが配線から受けるひずみが同じになるように、ダミー配線である配線5d2を配置している。また、第2の配線層78は、MOSトランジスタ配列両端のMOSトランジスタM41及びMOSトランジスタM45が第2の配線層78から受ける熱ひずみが、配列の中央付近のMOSトランジスタM42~M44が受けるひずみと同等になるよう、MOSトランジスタM41とMOSトランジスタM45のそれぞれのチャネル端から符号115で示す距離までを覆う。ここで、距離115は配線端のひずみの変化が大きい領域よりも大きな値とする。
[0075]
 つまり、本実施例の半導体装置は、複数の配線層51、78の内、少なくとも1層の配線層(ここでは、第2の配線層78)は、半導体装置を平面視した際に、所定の範囲の全面を覆うように配置されている。
[0076]
 これにより、MOSトラインジスタの配列が、上層の配線から受けるひずみを抑制し、各MOSの電気特性の変化が同等になるようにすることにより、ミラー比の経時変化を抑制することができる。
[0077]
 なお、上記の各実施例は、カレントミラー回路とその周辺領域の配線層が2層または3層の場合の説明であるが、上記の各実施例より配線層が多い場合や、第2の配線層、第3の配線層より上層の配線層に対しても同様な構成とすることで、上記で説明した各実施例と同様の効果を得ることができる。
[0078]
 また、各実施例において、「ダミー配線」はカレントミラー回路を構成する各MOSトランジスタの受けるひずみ量を同等にするために設けるものであり、いずれの素子にも接続されない孤立配線やカレントミラー回路の動作に寄与しない配線を想定して説明したが、必ずしもこれに限定されるものではなく、「所定の範囲内において、各配線パターンが同一形状となるように配置される配線パターン」であれば、カレントミラー回路の動作に寄与する配線であっても本発明の効果が得られることは言うまでもない。
[0079]
 また、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。
例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

符号の説明

[0080]
 8…(応力シミュレーションモデルの)トランジスタ面
 51~58,5d,5d2…第1の配線層
 71~78,7d…第2の配線層
 86,87…第3の配線層
 100~115…(配線間の距離、配線幅、MOSチャネル端を起点とする)距離
 200,201…(応力シミュレーション結果における配線端を起点とする)距離
 M11~M45…(カレントミラー回路を構成する)MOSトランジスタ
 R3,R11~R34…(配線の)領域

請求の範囲

[請求項1]
 第1MOSトランジスタと前記第1MOSトランジスタと対をなす複数のMOSトランジスタを有するカレントミラー回路と、
 前記MOSトランジスタの上層に形成される複数の配線層と、を備え、
 前記複数の配線層は、前記第1MOSトランジスタおよび前記複数のMOSトランジスタの各MOSトランジスタのチャネル領域端部から所定の範囲内において、各配線パターンが同一形状となるように配置されている半導体装置。
[請求項2]
 請求項1に記載の半導体装置であって、
 前記所定の範囲は、前記各MOSトランジスタのチャネル領域端部からの距離が5μm以内の範囲である半導体装置。
[請求項3]
 請求項1に記載の半導体装置であって、
 前記カレントミラー回路の端部に配置されるMOSトランジスタのチャネル領域端部から、前記所定の範囲内にダミー配線が配置されている半導体装置。
[請求項4]
 請求項3に記載の半導体装置であって、
 前記複数の配線層は、前記MOSトランジスタ上の配線層の内、前記MOSトランジスタが形成される層に対し最も近い層に配置される第1の配線層と、前記第1の配線層の上層に配置される第2の配線層を有し、
 前記ダミー配線は、前記第1の配線層および前記第2の配線層に配置されている半導体装置。
[請求項5]
 請求項4に記載の半導体装置であって、
 前記第2の配線層は、前記第1の配線層と同じ方向に延在して配置されている半導体装置。
[請求項6]
 請求項1に記載の半導体装置であって、
 前記各配線パターンを形成する配線および前記MOSトランジスタのソースおよびドレイン接続用配線は、全て同一形状である半導体装置。
[請求項7]
 請求項3に記載の半導体装置であって、
 前記所定の範囲よりも外側に、配線幅が異なる複数の周辺配線を備え、
 前記複数の周辺配線は、前記カレントミラー回路の端部に配置されるMOSトランジスタのチャネル領域端部から離れるほど、幅の広い周辺配線が配置されている半導体装置。
[請求項8]
 請求項3に記載の半導体装置であって、
 前記所定の範囲よりも外側に、複数の周辺配線層を備え、
 前記複数の周辺配線層は、前記半導体装置を平面視した際に、互いに重なるように配置されており、
 上層の周辺配線ほど、前記カレントミラー回路の端部に配置されるMOSトランジスタのチャネル領域端部から離れて配置されている半導体装置。
[請求項9]
 請求項3に記載の半導体装置であって、
 前記所定の範囲よりも外側に、複数の配線層からなる電源配線を備え、
 前記電源配線は、上層の電源配線ほど、前記カレントミラー回路の端部に配置されるMOSトランジスタのチャネル領域端部から離れて配置されている半導体装置。
[請求項10]
 請求項3に記載の半導体装置であって、
 前記所定の範囲よりも外側に、配線数が異なる複数の周辺配線束を備え、
 前記複数の周辺配線束は、前記カレントミラー回路の端部に配置されるMOSトランジスタのチャネル領域端部から離れるほど、配線幅の合計が大きい周辺配線束が配置されている半導体装置。
[請求項11]
 請求項3に記載の半導体装置であって、
 前記複数の配線層の内、少なくとも1層の配線層は、前記半導体装置を平面視した際に、前記所定の範囲の全面を覆う半導体装置。
[請求項12]
 請求項3に記載の半導体装置であって、
 前記ダミー配線は、いずれの素子にも接続されない孤立配線、または、前記カレントミラー回路の動作に寄与しない配線である半導体装置。
[請求項13]
 請求項1に記載の半導体装置であって、
 前記半導体装置は、電流制御用アナログ集積回路装置であり、
 前記カレントミラー回路を電流値測定に用いる半導体装置。
[請求項14]
 請求項1から13のいずれか1項に記載の半導体装置を備える車載用電子制御装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6A]

[ 図 6B]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11A]

[ 図 11B]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]