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1. WO2020116107 - 表示装置および半導体装置

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明 細 書

発明の名称 表示装置および半導体装置

技術分野

0001  

背景技術

0002   0003  

先行技術文献

特許文献

0004  

発明の概要

発明が解決しようとする課題

0005   0006   0007   0008   0009  

課題を解決するための手段

0010   0011  

図面の簡単な説明

0012  

発明を実施するための形態

0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138   0139   0140   0141   0142  

符号の説明

0143  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25  

明 細 書

発明の名称 : 表示装置および半導体装置

技術分野

[0001]
 本発明は表示装置および半導体装置に関し、特に、薄膜トランジスタを有する表示装置および半導体装置に適用可能である。

背景技術

[0002]
 液晶表示装置には、酸化物半導体を用いた薄膜トランジスタ(TFT:Thin Film Transistor)と、多結晶シリコンを用いた薄膜トランジスタと、を同一の基板に形成したものがある。このような液晶表示装置として、特開2017-126693号公報(特許文献1)が提案されている。
[0003]
 特開2007-173652号公報(特許文献2)は、「基板1上で島状に形成されたポリシリコン膜3におけるソース領域3aおよびドレイン領域3bの少なくとも一部を覆う金属膜4を形成してから、ゲート絶縁膜5、ゲート電極6、層間絶縁膜7を形成し、金属膜4の上部にコンタクトホール8を開口する。」という薄膜トランジスタの製造方法を開示している。

先行技術文献

特許文献

[0004]
特許文献1 : 特開2017-126693号公報
特許文献2 : 特開2007-173652号公報

発明の概要

発明が解決しようとする課題

[0005]
 本発明者らは、多結晶シリコンを用いた薄膜トランジスタのソース領域およびドレイン領域に対する深いコンタクトホールの形成と、酸化物半導体を用いた薄膜トランジスタのソース領域およびドレイン領域に対する浅いコンタクトホールの形成と、を同時に行う製造方法に関し検討した。
[0006]
 この検討された製造方法において、深さの異なるコンタクトホールを、フッ素(F)系ガスをエッチングガスに用いたドライエッチングで一括的に形成し、その後、形成したコンタクトホール内をフッ化水素(HF)系の洗浄液によって洗浄する。そして、洗浄後、コンタクトホール内に、ソース電極配線やドレイン電極配線を形成する。
[0007]
 この場合、酸化物半導体のソース領域およびドレイン領域を保護するための導電層を、酸化物半導体のソース領域およびドレイン領域に設ける必要がある。また、この導電層は、エッチングガスおよび洗浄液に対して耐性が必要である。換言すれば、この導電層は、エッチングガスおよび洗浄液に対して、低いエッチングレートである必要がある。さらに、導電層の膜厚が厚いと、面内均一性や絶縁膜のカバレジが困難となる場合がある。
[0008]
 本発明の目的は、酸化物半導体のソース領域およびドレイン領域を保護するための導電層の膜厚を薄くすることが可能な技術を提供することにある。
[0009]
 その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

[0010]
 本発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
[0011]
 基板と、前記基板の上方に位置し、多結晶シリコンを含む第1半導体層と、前記第1半導体層の上方に位置する第1絶縁層と、前記第1絶縁層の上方に位置し、酸化物半導体を含む第2半導体層と、前記第2半導体層に接続し、前記第2半導体層の上面の端部を覆い、前記第2半導体層の前記上面の一部を露出する導電層と、前記導電層の上方に位置する第2絶縁層と、前記第1絶縁層と前記第2絶縁層とを貫通し、前記第1半導体層を露出する第1コンタクトホールと、前記第2絶縁層を貫通し、前記導電層を露出する第2コンタクトホールと、を含み、前記導電層は、前記第2半導体層に直に接する第1導電膜と、前記第1導電膜の上または上方に位置し、前記第2コンタクトホールによって露出される上面を有する前記第2導電膜と、を含み、前記第2導電膜は、前記第1導電膜よりも、フッ素系ガスに対するエッチングレート、あるいはフッ化水素に対するエッチングレートが低い。

図面の簡単な説明

[0012]
[図1] 実施形態に係る表示装置の平面図である。
[図2] 図1のA-A線に沿う断面図である。
[図3] 画素の基本構成及び表示装置の等価回路を示す図である。
[図4] 実施形態に係る半導体装置の構成を示す断面図である。
[図5] 比較例に係る導電層の構成例を示す断面図である。
[図6] 実施態様に係る導電層の構成例1を示す断面図である。
[図7] 実施態様に係る導電層の構成例2を示す断面図である。
[図8] 第1ゲート電極を形成した状態を示す断面図である。
[図9] 第1絶縁膜を形成した状態を示す断面図である。
[図10] 第2半導体層を形成した状態を示す断面図である。
[図11] 保護用の導電層を形成した状態を示す断面図である。
[図12] ブロック層を形成した状態を示す断面図である。
[図13] ブロック層をパターニングした状態を示す断面図である。
[図14] AlO膜を形成した状態を示す断面図である。
[図15] 第2ゲート電極を形成した状態を示す断面図である。
[図16] 第2ゲート電極をパターニングした状態を示す断面図である。
[図17] 第4絶縁膜を形成した状態を示す断面図である。
[図18] コンタクトホールを形成した状態を示す断面図である。
[図19] ソースドレイン電極配線を形成した状態を示す断面図である。
[図20] 図6の導電層111aの製造方法を説明する断面図である。
[図21] 図7(A)の導電層111bの製造方法を説明する断面図である。
[図22] 変形例1に係る導電層の構成例を示す断面図である。
[図23] 変形例2に係る導電層の構成例を示す断面図である。
[図24] 変形例3に係る導電層の構成例を示す断面図である。
[図25] 変形例4に係る導電層の構成例を示す断面図である。

発明を実施するための形態

[0013]
 以下に、本発明の各実施の形態について、図面を参照しつつ説明する。
[0014]
 なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
[0015]
 本実施形態においては、表示装置の一例として、液晶表示装置を開示する。この液晶表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器等の種々の装置に用いることができる。
[0016]
 なお、本明細書及び特許請求の範囲において、図面を説明する際の「上」、「下」などの表現は、着目する構造体と他の構造体との相対的な位置関係を表現している。具体的には、側面から見た場合において、第1基板(アレイ基板)から第2基板(対向基板)に向かう向きを「上」と定義し、その逆の向きを「下」と定義する。
[0017]
 また、「内側」及び「外側」とは、2つの部位における、表示領域を基準とした相対的な位置関係を示す。すなわち、「内側」とは、一方の部位に対し相対的に表示領域に近い側を指し、「外側」とは、一方の部位に対し相対的に表示領域から遠い側を指す。ただし、ここで言う「内側」及び「外側」の定義は、液晶表示装置を折り曲げていない状態におけるものとする。
[0018]
 「表示装置」とは、表示パネルを用いて映像を表示する表示装置全般を指す。「表示パネル」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示パネルという用語は、電気光学層を含む表示セルを指す場合もあるし、表示セルに対して他の光学部材(例えば、偏光部材、バックライト、タッチパネル等)を装着した構造体を指す場合もある。ここで、「電気光学層」には、技術的な矛盾を生じない限り、液晶層、エレクトロクロミック(EC)層などが含まれ得る。したがって、後述する実施形態について、表示パネルとして、液晶層を含む液晶パネルを例示して説明するが、上述した他の電気光学層を含む表示パネルへの適用を排除するものではない。
[0019]
 (表示装置の全体構成例)
 図1は、実施形態に係る表示装置の平面図である。図2は、図1のA-A線に沿う断面図である。図1および図2において、表示装置DSPは、表示パネルPNLと、フレキシブルプリント回路基板1と、ICチップ2と、回路基板3と、を備えている。表示パネルPNLは、液晶表示パネルであり、第1基板(TFT基板、アレイ基板ともいう)SUB1と、第2基板(対向基板ともいう)SUB2と、液晶層LCと、シール材SEと、を備えている。
[0020]
 表示パネルPNLは、画像を表示する表示部(表示領域)DAと、表示部DAの外周を囲む額縁状の非表示部(非表示領域)NDAと、を備えている。第2基板SUB2は、第1基板SUB1に対向している。第1基板SUB1は、第2基板SUB2よりも第2方向Yに延出した実装部MAを有している。シール材SEは、非表示部NDAに位置し、第1基板SUB1と第2基板SUB2とを接着するとともに、液晶層LCを封止している。
[0021]
 図2を参照し、第1基板SUB1の下には下偏光板200が貼り付けられ、第2基板SUB2の上側には上偏光板201が貼り付けられている。第1基板SUB1、第2基板SUB2、下偏光板200、上偏光板201、液晶層LCの組み合わせを表示パネルPNLと呼ぶ。表示パネルPNLは自身では発光しないので、背面にバックライト202が配置されている。
[0022]
 実装部MAには、複数の外部端子が形成されている。実装部MAの複数の外部端子には、フレキシブルプリント回路基板1が接続される。フレキシブルプリント回路基板1には、映像信号等を供給するドライバIC2が搭載されている。フレキシブルプリント回路基板1には、ドライバIC2や表示装置DSPに外部から信号や電力を供給するための回路基板3が接続されている。なお、ICチップ2は、実装部MAに実装されてもよい。ICチップ2は、画像を表示する表示モードにおいて画像表示に必要な信号を出力するディスプレイドライバDDを内蔵している。
[0023]
 図1に示すように、表示領域DAには、複数の画素PXがマトリクス状に形成され、各画素PXはスイッチング素子として薄膜トランジスタ(TFT:Thin Film Transistor)を有している。非表示領域NDAには、走査線、映像信号線等を制御および駆動するための、駆動回路が形成されている。駆動回路は、薄膜トランジスタ(TFT)を有している。
[0024]
 画素PXのスイッチング素子として用いられる薄膜トランジスタは、リーク電流が小さいことが必要である。酸化物半導体による薄膜トランジスタは、リーク電流を小さいので、画素PXのスイッチング素子を構成する薄膜トランジスタとしては、酸化物半導体による薄膜トランジスタが適している。以後、酸化物半導体をOS(Oxide Semiconductor)と呼ぶ。OSには、IGZO(Indium Gallium Zinc Oxide)、ITZO(Indium Tin Zinc Oxide)、ZnON(Zinc Oxide Nitride)、IGO(Indium Gallium Oxide)等がある。以後、酸化物半導体をOSで代表させて説明する。OSはキャリアの移動度が小さいので、表示装置DSP内に内蔵する駆動回路を、OSを用いたTFTで形成することは難しい場合がある。以後、OSは、OSを用いたTFTの意味でも使用する。
[0025]
 一方、LTPS(Low Temperature Poly-Si)は移動度が高いので、駆動回路を構成する薄膜トランジスタとして適している。液晶表示装置では、多結晶シリコンまたは多結晶質シリコン(Poly-Si)にLTPSを用いることが多いので、以下Poly-SiをLTPSともいう。LTPSで形成したTFTは移動度が大きいので、駆動回路をLTPSを用いた薄膜トランジスタで形成するのが良い。以後、LTPSは、LTPSを用いたTFTの意味でも使用する。
[0026]
 つまり、画素PXに使用される薄膜トランジスタは、リーク電流が小さいことが必要なので、酸化物半導体(OS)を使用し、駆動回路に使用される薄膜トランジスタは移動度が大きい必要があるので、LTPSを使用することが合理的である。
[0027]
 本実施形態の表示パネルPNLは、第1基板SUB1の背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、第2基板SUB2の前面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであってもよい。
[0028]
 また、表示パネルPNLの詳細な構成について、ここでは説明を省略するが、表示パネルPNLは、また、基板主面の法線に沿った縦電界を利用する表示モード、基板主面に対して斜め方向に傾斜した傾斜電界を利用する表示モード、さらには、上記の横電界、縦電界、及び、傾斜電界を適宜組み合わせて利用する表示モードに対応したいずれの構成を備えていてもよい。ここでの基板主面とは、第1方向X及び第2方向Yで規定されるX-Y平面と平行な面である。
[0029]
 (表示装置の回路構成例)
 図3は、画素PXの基本構成及び表示装置DSPの等価回路を示す図である。複数の画素PXは、第1方向X及び第2方向Yにマトリクス状に配置されている。複数本の走査線G(G1、G2・・・)は、走査線駆動回路GDに接続されている。複数本の信号線S(S1、S2・・・)は、信号線駆動回路SDに接続されている。複数本の共通電極CE(CE1、CE2・・・)は、コモン電圧(Vcom)の電圧供給部CDに接続され、複数の画素PXに亘って配置されている。1つの画素PXは、1本の走査線と、1本の信号線と、1本の共通電極CEと、に接続されている。なお、走査線G及び信号線Sは、必ずしも直線的に延出していなくてもよく、それらの一部が屈曲していてもよい。例えば、信号線Sは、その一部が屈曲していたとしても、第2方向Yに延出しているものとする。走査線駆動回路GD、信号線駆動回路SD、および、電圧供給部CDは、薄膜トランジスタ(TFT)によって構成される。
[0030]
 各画素PXは、スイッチング素子SW、画素電極PE、共通電極CE、液晶層LC等を備えている。スイッチング素子SWは、例えば薄膜トランジスタ(TFT)によって構成され、走査線G及び信号線Sと電気的に接続されている。走査線Gは、第1方向Xに並んだ画素PXの各々におけるスイッチング素子SWと接続されている。信号線Sは、第2方向Yに並んだ画素PXの各々におけるスイッチング素子SWと接続されている。画素電極PEは、スイッチング素子SWと電気的に接続されている。画素電極PEの各々は、共通電極CEと対向し、画素電極PEと共通電極CEとの間に生じる電界によって液晶層LCを駆動している。保持容量CSは、例えば、共通電極CEと同電位の電極、及び、画素電極PEと同電位の電極の間に形成される。
[0031]
 (薄膜トランジスタの構成例)
 図4は、実施形態に係る半導体装置の構成を示す断面図である。図4に示す半導体装置10は、複数の薄膜トランジスタTFT1、TFT2を備えた第1基板である。図4において、左側の薄膜トランジスタ(第1薄膜トランジスタ)TFT1はLTPSを用いた薄膜トランジスタ(LTPSTFTともいう)であり、右側の薄膜トランジスタ(第2薄膜トランジスタ)TFT2は酸化物半導体(OS)を用いた薄膜トランジスタ(OSTFTともいう)である。半導体装置10は、表示パネルに内蔵される半導体装置である。
[0032]
 半導体装置10は、基板100、下地膜101、第1半導体層102、第1ゲート絶縁膜104、第1ゲート電極105、遮光層106、第1絶縁膜107、第2絶縁膜108、第2半導体層109、導電層111、第2ゲート絶縁膜112、アルミニウム酸化膜(AlO膜)113、第2ゲート電極116、第3絶縁膜117、第4絶縁膜118等を備えている。図4において、第1半導体層102と第2半導体層109との間に位置する複数の絶縁膜の一部または全てを第1絶縁層という。第2半導体層109の前記第1半導体層102とは反対の側に位置する複数の絶縁膜の一部または全てを第2絶縁層という。すなわち、第1ゲート絶縁膜104、第1絶縁膜107、第2絶縁膜108の一部または全てが第1絶縁層であり、第2ゲート絶縁膜112、第3絶縁膜117、第4絶縁膜118の一部または全てが第2絶縁層である。なお、AlO膜113は、一例であり、これに限定されるわけではない。AlO膜は、酸素を多く含んだ酸化物半導体膜へ変更することも可能である。AlO膜113は、後述されるように、第2半導体層109のチャネル領域1091へ酸素を供給するために利用される膜である。つまり、膜113は、酸化物半導体のチャネル領域に酸素を供給することが可能な手段(膜または層)であればよいので、AlO膜や酸素を多く含んだ酸化物半導体膜を利用することができる。以下では、AlO膜を代表例として説明する。
[0033]
 図4において、ガラスあるいは樹脂で形成された基板100の上に下地膜101が形成されている。下地膜101は、ガラス等からの不純物をブロックするもので、通常は、CVDによるシリコン酸化物SiOあるいはシリコン窒化物SiN等で形成されている。なお、本明細書におけるAB(例:SiO)等の表記はそれぞれA及びBを構成元素とする化合物であることを示すものであって、A,Bがそれぞれ等しい組成比であることを意味するのではない。
[0034]
 下地膜101の上には、LTPSTFTのための第1半導体層102が形成されている。第1半導体層102は、LTPSで形成されている。第1半導体層102を覆って第1ゲート絶縁膜104が形成されている。第1半導体層102は、たとえば、非晶質シリコン(a-Si)を形成した後、脱水素のためのアニールを行い、その後エキシマレーザを照射してa-Siを多結晶質シリコン(Poly-Si)に変換し、その後、Poly-Siをパターニングして形成することが可能である。第1ゲート絶縁膜104はTEOS(Tetraethyl orthosilicate)を原料とするSiOによって形成することが出来る。
[0035]
 第1ゲート絶縁膜104の上に第1ゲート電極105、および遮光層106が形成される。第1ゲート電極105および遮光層106は、Ti-Al合金-Ti等の積層膜あるいは、MoW合金等で形成される。遮光層106は、OSTFTのチャネル領域1091へバックライト202からの光が照射されないように遮光するためのものである。
[0036]
 第1ゲート電極105、遮光層106および第1ゲート絶縁膜104を覆って第1絶縁膜107が形成される。第1絶縁膜107はCVDによるSiNで形成される。第1絶縁膜107の上には、第2絶縁膜108が形成される。第2絶縁膜108はCVDによるSiOで形成される。
[0037]
 第2絶縁膜108の上には、OSTFTのための第2半導体層109が形成されている。第2半導体層109は、OSで形成されている。第2半導体層109は、チャネル領域1091、ドレイン領域1092およびソース領域1093を含む。チャネル領域1091は、ドレイン領域1092とソース領域1093との間に設けられる。したがって、薄膜トランジスタTFT2は、薄膜トランジスタTFT1よりも、基板100から見た場合に、上方に位置する。
[0038]
 第2半導体層109の一端の端部および他端の端部には、保護用の導電層111が設けられる。すなわち、導電層111は、チャネル領域1091に接していないドレイン領域1092の端部、および、チャネル領域1091に接していないソース領域1093の端部に接続される。なお、導電層111については、後に詳細に説明する。
[0039]
 第2絶縁膜108、第2半導体層109および導電層111を覆って第2ゲート絶縁膜112が形成される。第2ゲート絶縁膜112は、SiH4(シラン)とN2O(亜酸化窒素)を用いたCVDによるSiOによって形成することが出来る。
[0040]
 チャネル領域1091の上に対応する第2ゲート絶縁膜112の上には、アルミニウム酸化膜(以後AlOで代表させる)113が形成されている。AlO膜113の上には、第2ゲート電極116が形成される。第2ゲート電極116は、例えば、Ti-Al合金-Ti等の積層膜あるいは、MoW合金等で形成される。AlO膜113は、チャネル領域1091に対応した部分にのみ形成されている。AlO膜113は、第2半導体層109のチャネル領域1091に酸素を供給する役割を有する。AlO膜113は、酸素を多く含む酸化物半導体膜を利用することも可能である。
[0041]
 第2ゲート絶縁膜112、第2ゲート電極116、およびAlO膜113を覆って、第3絶縁膜117が形成される。第3絶縁膜117はSiNで形成される。第3絶縁膜117の上には、第4絶縁膜118が形成される。第4絶縁膜118はSiOで形成される。
[0042]
 その後、LTPSTFTにソースドレイン電極配線119を形成すためのコンタクトホール(第1コンタクトホール)120、及び、OSTFTにソースドレイン電極配線121を形成するためのコンタクトホール(第2コンタクトホール)122を形成する。コンタクトホール120は、第1半導体層102のドレイン領域およびソース領域の上面の一部が露出するように設けられる。また、コンタクトホール(第2コンタクトホール)122は、導電層111の上面の一部が露出するように設けられる。第1コンタクトホール120の深さは、前記第2コンタクトホール122の深さよりも大きい(深い)。
[0043]
 コンタクトホール120、122は、例えば、CF系(例えばCF4)、あるいは、CHF系(例えばCHF3)などのフッ素系ガスをエッチングガスに用いたドライエッチングで形成される。LTPSTFT側では、6層の絶縁膜を貫通する様にコンタクトホール120を形成し、OSTFT側では3層の絶縁膜を貫通する様にコンタクトホール122を形成する。その後、コンタクトホール120、122をフッ化水素(HF)系の洗浄液によって洗浄し、洗浄後、ソースドレイン電極配線119、121を形成する。なお、本明細書では、ソースドレイン電極配線119、121は、ソース電極配線とドレイン電極配線とを合わせて、ソースドレイン電極配線119、121としている。ソースドレイン電極配線119、121は、例えば、Ti、Al合金、Ti等の積層膜で形成することができる。
[0044]
 図4に示すように、LTPSTFT(TFT1)側ではコンタクトホール120は6層の絶縁膜(118、117、112、108、107、104)に対して形成するのに対し、OSTFT(TFT2)側では、3層の絶縁膜(118、117、112)に対してコンタクトホール122を形成する。したがって、コンタクトホールを形成するためのエッチング条件は、LTPSTFT(TFT1)側に合わせる必要がある。つまり、OSTFT側はより長くエッチングガスおよび洗浄液に晒されるが、保護用の導電層111を設けることで、第2半導体層109の消失を防止し、OSTFT(TFT2)を安定して形成することが出来る。
[0045]
 図4には、LTPSTFT(TFT1)のゲート電極配線は図示されていないが、5層の絶縁膜(118、117、112、108、107)にコンタクトホールを形成し、洗浄後、そのコンタクトホールにゲート電極配線を形成すればよい。同様に、OSTFT(TFT2)のゲート電極配線は図示されていないが、2層の絶縁膜(118、117)にコンタクトホールを形成し、洗浄後、そのコンタクトホールにゲート電極配線を形成すればよい。これらのゲート電極配線用のコンタクトホールの形成および洗浄は、コンタクトホール120,122の形成および洗浄と、同時に、行うことが可能である。
[0046]
 このように、第2半導体層109のチャネル領域1091にはAlO膜113から十分な酸素が供給され、高抵抗化される。したがって、良好なトランジスタ特性を有するOSTFTを実現できる。また、良好なトランジスタ特性を有するOSTFTを用いた表示装置などの半導体装置を実現できる。
[0047]
 (導電膜の構成例)
 以下、図4の導電層111について詳しく説明する。まず、図5を用いて比較例に係る導電膜の構成例を説明する。その後、図6および図7を用いて、本実施態様に係る導電膜の構成例を説明する。
[0048]
 (比較例)
 図5は、比較例に係る導電膜の構成例を示す断面図である。図5は、第2絶縁膜108の上に設けられた第2半導体層109の一端の端部および他端の端部に、保護用の導電層111-1が選択的に設けられ状態を示す断面図である。導電層111-1は、たとえば、チタンTiで形成され、その膜厚D111-1は、200nm~250nm程度である。導電層111-1の膜厚は、コンタクトホール120、122の形成時に利用されるCF系(例えばCF4)、あるいは、CHF系(例えばCHF3)のなどのフッ素系ガスをエッチングガスに用いたドライエッチングや、コンタクトホール120、122内の洗浄に利用されるHF系の洗浄液によって、チタンTiがエッチングされることを考慮して決められている。
[0049]
 このように、導電層111-1の膜厚が厚い場合、チタンTi形成時の面内均一性や絶縁膜(第2ゲート絶縁膜112、第3絶縁膜117、第4絶縁膜118)のカバレジが困難となる場合がある。
[0050]
 (導電層の構成例1)
 図6は、実施態様に係る導電層の構成例1を示す断面図である。図6は、第2絶縁膜108の上に設けられた第2半導体層109の一端の端部および他端の端部に、保護用の導電層111aが選択的に設けられた状態を示す断面図である。
[0051]
 導電層111aは、下層の導電膜Maと、導電膜Maの上に設けられた上層の導電膜Mbと、を含む2層の積層膜である。導電膜Maは、一例では、チタンTi(チタン膜ともいう)から構成され、その膜厚DMaは、50nm程度である。導電膜Mbは、一例では、インジウム・ティン・オキサイド(ITO)から構成された透明導電膜であり、その膜厚DMbは、50nm程度である。
[0052]
 ITOの導電膜Mbは、コンタクトホール120、122の形成時のドライエッチングに利用されるCF系(例えばCF4)、あるいは、CHF系(例えばCHF3)などのフッ素系のエッチングガスや、コンタクトホール120、122内の洗浄に利用されるフッ化水素(HF)系の洗浄液によって、ほとんど、エッチングされない。つまり、ITOの導電膜Mbは、フッ素系のエッチングガスおよびHF系の洗浄液に対して耐性を有している。したがって、導電膜Mbが、コンタクトホール122に形成されたソースドレイン電極配線121に電気的に接続されることになる。
[0053]
 したがって、導電層111aの膜厚は、比較例の導電層111-1の膜厚より薄くできる。その結果、導電層111aを覆って形成される絶縁膜(第2ゲート絶縁膜112、第3絶縁膜117、第4絶縁膜118)のカバレジを向上できる。
[0054]
 (導電層の構成例2)
 図7は、実施態様に係る導電層の構成例2を示す断面図である。図7(A)は、第2絶縁膜108の上に設けられた第2半導体層109の一端の端部および他端の端部に、保護用の導電層111bが選択的に設けられた状態を示す断面図である。図7(B)は、コンタクトホール120、122をドライエッチングにより形成した後、コンタクトホール120、122内をHF系の洗浄液によって洗浄した後の導電層111bの状態を示す断面図である。
[0055]
 図7(A)に示すように、導電層111bは、下層の導電膜Maと、導電膜Maの上に設けられた中間層の導電膜Mbと、導電膜Mbの上に設けられた上層の導電膜Mcと、を含む3層の積層膜で構成する。導電膜Maは、一例では、チタンTiから構成され、その膜厚DMaは、50nm程度である。導電膜Mbは、一例では、チタン窒化膜TiNから構成され、その膜厚DMbは、10nm程度である。導電膜Mcは、一例では、アルミニウムAl(アルミニウム膜ともいう)から構成され、その膜厚DMcは、10nm程度である。
[0056]
 アルミニウムAlの導電膜Mcは、ドライエッチングに用いられるCF系(例えばCF4)、あるいは、CHF系(例えばCHF3)などのフッ素系のエッチングガスでは、ほとんどエッチングされない(エッチングレートが低い)。アルミニウムAlの導電膜Mcは、コンタクトホール120、122内の洗浄に利用されるHF系の洗浄液によってエッチングされるが、チタン窒化膜TiNの導電膜Mbは、HF系の洗浄液によって、ほとんど、エッチングされない。つまり、アルミニウムAlの導電膜Mcは、フッ素系のエッチングガス対して耐性を有している(エッチングレートが低い)。一方、チタン窒化膜TiNの導電膜Mbは、HF系の洗浄液に対して耐性を有している(エッチングレートが低い)。
[0057]
 つまり、アルミニウムAlの導電膜Mcは、ドライエッチングに用いられるエッチングガスに対するエッチングストッパーとしての役割を有する。チタン窒化膜TiNの導電膜Mbは、HF系の洗浄液に対するエッチングストッパーとしての役割を有する。したがって、導電膜Mbの上に導電膜Mcを設けることで、製造工程が考慮された導電層111bの構成を提供できる。
[0058]
 したがって、図7(B)に示すように、HF系の洗浄液によりコンタクトホール120、122内の洗浄後において、導電層111bは、基本的に、導電膜Maと、導電膜Maの上に設けられた導電膜Mbと、になる。導電膜Mbが、コンタクトホール122に形成されたソースドレイン電極配線121に電気的に接続されることになる。
[0059]
 したがって、導電層111bの膜厚は、比較例の導電層111-1の膜厚より薄くできる。その結果、導電層111bを覆って形成される絶縁膜(第2ゲート絶縁膜112、第3絶縁膜117、第4絶縁膜118)のカバレジを向上できる。
[0060]
 (半導体装置の基本的な製造方法)
 図8から図19を用いて、図4で説明された半導体装置を実現する各製造工程における断面図である。
[0061]
 図8は、第1ゲート電極を形成した状態を示す断面図である。まず、絶縁性の基板100上に下地膜101を形成し、下地膜101の上に第1半導体層102を選択的に形成する。下地膜101および第1半導体層102を覆って第1ゲート絶縁膜104を形成し、第1ゲート絶縁膜104の上に第1ゲート電極105および遮光層106を選択的に形成する。
[0062]
 第1ゲート電極105を形成した後、第1ゲート電極105をマスクにして、第1半導体層102に、B(ボロン)あるいはP(リン)をイオンインプランテーションでドープする。これにより、第1半導体層102に対し第1ゲート電極105で覆われた以外の部分に、P型あるいはN型の導電性を付与し、半導体層102にドレイン領域およびソース領域を形成する。
[0063]
 図9は、第1絶縁膜を形成した状態を示す断面図である。第1ゲート電極105、遮光層106および第1ゲート絶縁膜104を覆って、第1絶縁膜107を形成する。第1絶縁膜107は、たとえば、CVDによるSiNで形成される。
[0064]
 図10は、第2半導体層を形成した状態を示す断面図である。第1絶縁膜107の上に、第2絶縁膜108を形成し、第2絶縁膜108の上に第2半導体層109を選択的に形成する。第2絶縁膜108は、たとえば、CVDによるSiOで形成される。第2半導体層109は、OSで形成されている。
[0065]
 図11は、第2半導体層109の両端に保護用の導電層111を選択的に形成した状態を示す断面図である。導電層111は、たとえば、図6または図7で説明されたような構成にされる。導電層111は、図4で説明されたように、コンタクトホール(120,122)形成時のエッチングガスおよび洗浄液による第2半導体層109の消失を防止するための保護膜である。
[0066]
 図12は、ブロック層を形成した状態を示す断面図である。第2絶縁膜108、第2半導体層109および導電層111を覆って第2ゲート絶縁膜112を形成する。その後、第2ゲート絶縁膜112の上にブロック層114を形成する。第2ゲート絶縁膜112は、SiH4(シラン)とN2O(亜酸化窒素)を用いたCVDによるSiOによって形成することが出来る。ブロック層114は、酸素濃度の少ないOS、または、SiNにより形成することができる。ブロック層114の膜厚は、たとえば、10nm~30nm程度である。
[0067]
 図13は、ブロック層114を選択的にパターニングした状態を示す断面図である。ブロック層114は、断面視および平面視において、第2半導体層109のチャネル領域(1091)の上側を覆う様な開口部を有するように、選択的にパターニングされている。
[0068]
 図14は、AlO膜を形成した状態を示す断面図である。ブロック層114およびブロック層114の開口部から露出する第2ゲート絶縁膜112の上に、AlO膜113を形成する。AlO膜113は、反応性スパッタリングによって形成するので、大量の酸素を含んでいる。この酸素は第2半導体層109のチャネル領域1091の絶縁抵抗を安定化している。つまり、AlO膜113の成膜時の酸素O2は、ブロック層114によってブロックされるが、ブロック層114の設けられていない第2半導体層109のチャネル領域1091には、多くの酸素が導入されるので、チャネル領域1091は過酸素化され、高抵抗化される。一方、第2半導体層109のドレイン領域1092およびソース領域1093は、ブロック層114によって酸素の供給が制限されるので、過酸素化されず、低抵抗を保持しやすい状態とされる。
[0069]
 AlO膜113は、酸素を多く含む酸化物半導体膜を利用することも可能である。また、本明細書では、チャネル領域1091、ドレイン領域1092およびソース領域1093は、説明を簡単化する目的で、チャネル領域、ドレイン領域およびソース領域の各領域が形成される予定の領域を示す場合にも、チャネル領域1091、ドレイン領域1092およびソース領域1093として示して説明する。
[0070]
 図15は、第2ゲート電極を形成した状態を示す断面図である。AlO膜113の上に、第2ゲート電極116を形成する。第2ゲート電極116は、例えば、Ti-Al合金-Ti等の積層膜あるいは、MoW合金等で形成される。
[0071]
 図16は、第2ゲート電極をパターニングした状態を示す断面図である。ブロック層114、AlO膜113および第2ゲート電極116を選択的にパターニングする。AlO膜113および第2ゲート電極116は、第2半導体層109のチャネル領域(1091)の上側を覆う様に選択的にパターニングされる。
[0072]
 図16において、第2ゲート電極116をマスクとして、イオンインプランテーションを行い、第2ゲート電極116で覆われた部分以外の第2半導体層109に導電性を付与する。イオンインプランテーションのイオンには、B(ボロン)、P(リン)、Ar(アルゴン)等が使用される。イオンインプランテーションによって、第2半導体層109に導電性のドレイン領域1092とソース領域1093が形成される。したがって、特性の安定した、酸化物半導体(OS)を用いた薄膜トランジスタを実現することが出来る。
[0073]
 図17は、第4絶縁膜を形成した状態を示す断面図である。第2ゲート絶縁膜112、AlO膜113および第2ゲート電極116を覆って第3絶縁膜117を形成する。その後、第3絶縁膜117の上に第4絶縁膜118を形成する。第3絶縁膜117はCVDによるSiNで形成される。第4絶縁膜118はCVDによるSiOで形成される。
[0074]
 図18は、コンタクトホール120、122を形成した状態を示す断面図である。コンタクトホール120、122は、例えば、CF系(例えばCF4)、あるいは、CHF系(例えばCHF3)のフッ素系ガスを用いたドライエッチングで形成される。LTPSTFT(TFT1)側では、第1半導体層のドレイン領域およびソース領域の上面の一部が露出するように、6層の絶縁膜(118、117、112、108、107、104)にコンタクトホール120を形成する。OSTFT(TFT2)側では、導電層111の上面の一部が露出するように、3層の絶縁膜(118、117、112)にコンタクトホール122を形成する。その後、コンタクトホール120、122をHF系の洗浄液によって洗浄する。
[0075]
 図18には図示されないが、第1ゲート電極105および第2ゲート電極116に対するコンタクトホールも、ドライエッチングによって同時に形成することができる。この場合、第1ゲート電極105が露出するように、5層の絶縁膜(118、117、112、108、107)にコンタクトホールが形成される。また、第2ゲート電極116が露出するように、2層の絶縁膜(118、117)にコンタクトホールが形成される。
[0076]
 図19は、ソースドレイン電極配線を形成した状態を示す断面図である。コンタクトホール120、122の洗浄後、コンタクトホール120、122にソースドレイン電極配線119およびソースドレイン電極配線121を形成する。
[0077]
 (導電層111aの製造方法)
 図20は、図6の導電層111aの製造方法を説明する断面図である。図20は、図11の第2半導体層109の両端に保護用の導電層111を選択的に形成する製造工程を、詳細に説明する断面図である。
[0078]
 図20(A)は、レジスト膜REを選択的に形成した状態を示す断面図である。まず、第2絶縁膜108の上、および、第2絶縁膜108の上に選択的に形成された第2半導体層109の上を覆う様に、チタンTiの導電膜Maを形成する。次に、導電膜Maの上に、ITOの導電膜Mbを形成する。
[0079]
 その後、導電膜Mbの上に、レジスト膜を塗布し、レジスト膜を露光および現像することにより、選択的にレジスト膜REを形成する。レジスト膜REは、導電層111aの形成領域に対応する導電膜Mbの上に選択的に形成される。
[0080]
 図20(B)は、導電膜Mbをエッチングした状態を示す断面図である。レジスト膜REをマスクとして、ウエットエッチングを行い、レジスト膜REで覆われていない部分の導電膜Mbを除去する。これにより、導電膜Mbが選択的にパターニングされる。
[0081]
 図20(C)は、導電膜Maをエッチングした状態を示す断面図である。レジスト膜REをマスクとしてドライエッチングを行い、レジスト膜REで覆われていない部分の導電膜Maを除去する。これにより、導電膜Maが選択的にパターニングされる。
[0082]
 図20(D)は、ITOの導電膜Mbを焼成した状態を示す断面図である。レジスト膜REを除去した後、選択的に形成されたITOの導電膜Mbを焼成する。これにより、ITOの導電膜Mbは、コンタクトホール120、122の形成時のドライエッチングに利用されるCF系(例えばCF4)、あるいは、CHF系(例えばCHF3)などのフッ素系のエッチングガス、さらにHF系の洗浄液に耐えられる様になる。
[0083]
 以上のようにして、図6に示される導電層111aが形成される。
[0084]
 (導電層111bの製造方法)
 図21は、図7(A)の導電層111bの製造方法を説明する断面図である。図21は、図11の第2半導体層109の両端に保護用の導電層111を選択的に形成する製造工程を、詳細に説明する断面図に対応している。
[0085]
 図21(A)は、レジスト膜REを選択的に形成した状態を示す断面図である。まず、第2絶縁膜108の上、および、第2絶縁膜108の上に選択的に形成された第2半導体層109の上に、チタンTiの導電膜Maを形成する。次に、導電膜Maの上に、チタン窒化膜TiNの導電膜Mbを形成する。そして、導電膜Mbの上に、アルミニウムAlの導電膜Mcを形成する。
[0086]
 その後、導電膜Mcの上に、レジスト膜を塗布し、レジスト膜を露光および現像することにより、選択的にレジスト膜REを形成する。レジスト膜REは、導電層111bの形成領域に対応する導電膜Mcの上に選択的に形成される。
[0087]
 図21(B)は、導電膜Ma,導電膜Mbおよび導電膜Mcをエッチングした状態を示す断面図である。レジスト膜REをマスクとして、ウエットエッチングまたはドライエッチングなどを行い、レジスト膜REに覆われていない部分の導電膜Ma、導電膜Mb、および導電膜Mcを除去する。これにより、導電膜Ma、導電膜Mb、および導電膜Mcが選択的にパターニングされる。
[0088]
 図21(C)は、レジスト膜REを除去した状態を示す断面図である。レジスト膜REを除去し、導電膜Ma,導電膜Mbおよび導電膜Mcの3層の積層膜で構成された導電層111bを形成する。
[0089]
 以上のようにして、図7(A)に示される導電層111bが形成される。
[0090]
 (変形例)
 以下に、導電層111の変形例をいくつか説明する。
[0091]
 (変形例1)
 図22は、変形例1に係る導電層の構成例を示す断面図である。図22(A)は、第2絶縁膜108の上に設けられた第2半導体層109の一端の端部および他端の端部に、保護用の導電層111cが選択的に設けられた状態を示す断面図である。図22(B)は、コンタクトホール120、122をドライエッチングにより形成した後、コンタクトホール120、122内をHF系の洗浄液によって洗浄した後の導電層111cの状態を示す断面図である。
[0092]
 図22(A)に示すように、導電層111cは、下層の導電膜Maと、導電膜Maの上に設けられた導電膜Mbと、導電膜Mbの上に設けられた導電膜Mcと、導電膜Mcの上に設けられた導電膜Mdと、導電膜Mdの上に設けられた導電膜Meと、を含む5層の積層膜で構成する。
[0093]
 導電膜Maは、一例では、チタンTi(第1チタン膜ともいう)から構成され、その膜厚は、50nm程度である。導電膜Mbは、一例では、アルミニウムAlから構成され、その膜厚は、300nm程度である。導電膜Mcは、一例では、チタンTi(第2チタン膜ともいう)から構成され、その膜厚は、50nm程度である。導電膜Mdは、一例では、チタン窒化膜TiNから構成され、その膜厚は、10nm程度である。導電膜Meは、一例では、アルミニウムAlから構成され、その膜厚は、10nm程度である。
[0094]
 図7で説明されたように、アルミニウムAlの導電膜Meは、ドライエッチングに用いられるCF系(例えばCF4)、あるいは、CHF系(例えばCHF3)などのフッ素系のエッチングガスでは、ほとんどエッチングされない。アルミニウムAlの導電膜Meは、コンタクトホール120、122内の洗浄に利用されるHF系の洗浄液によってエッチングされるが、チタン窒化膜TiNの導電膜Mdは、HF系の洗浄液によって、ほとんど、エッチングされない。
[0095]
 アルミニウムAlの導電膜Meは、ドライエッチングに用いられるフッ素系のエッチングガスに対するエッチングストッパーとしての役割を有する。チタン窒化膜TiNの導電膜Mdは、HF系の洗浄液に対するエッチングストッパーとしての役割を有する。
[0096]
 したがって、図22(B)に示すように、HF系の洗浄液によるコンタクトホール120、122内の洗浄後において、導電層111cは、基本的に、導電膜Maと、導電膜Mbと、導電膜Mcと、導電膜Mdと、になる。導電膜Mdが、コンタクトホール122に形成されたソースドレイン電極配線121に電気的に接続されることになる。
[0097]
 図22において、導電膜Ma、導電膜Mbおよび導電膜Mcの3層の積層膜は、たとえば、導電配線として利用することができる。つまり、図11において、第2絶縁膜108の上に導電配線を形成する場合、その導電配線として、導電膜Ma、導電膜Mbおよび導電膜Mcの3層の積層膜が利用できる。したがって、第2絶縁膜108の上に導電配線を形成する工程が、導電層111cを形成する工程に含まれるので、第2絶縁膜108の上に導電配線を形成する工程を設ける必要がない。したがって、半導体装置の製造工程が短縮化できる。
[0098]
 導電層111cは、たとえば、以下のような工程により形成することができる。
[0099]
 まず、第2絶縁膜108の上、および、第2絶縁膜108の上に選択的に形成された第2半導体層109の上に、導電膜Maを形成する。次に、導電膜Maの上に、導電膜Mbを形成し、導電膜Mbの上に導電膜Mcを形成する。さらに、導電膜Mcの上に導電膜Mdを形成し、導電膜Mdの上に導電膜Meを形成する。
[0100]
 その後、導電膜Meの上に、レジスト膜を塗布し、レジスト膜を露光および現像することにより、選択的にレジスト膜を形成する。レジスト膜は、導電層111cの形成領域に対応する導電膜Meの上に選択的に形成される。
[0101]
 そして、レジスト膜をマスクとして、ウエットエッチングまたはドライエッチングなどを行い、レジスト膜に覆われていない部分の導電膜Ma、導電膜Mb、導電膜Mc、導電膜Mdおよび導電膜Meを除去する。これにより、導電膜Ma、導電膜Mb、導電膜Mc、導電膜Mdおよび導電膜Meが選択的にパターニングされる。
[0102]
 (変形例2)
 図23は、変形例2に係る導電層の構成例を示す断面図である。図23(A)は、第2絶縁膜108の上に設けられた第2半導体層109の一端の端部および他端の端部に、保護用の導電層111dが選択的に設けられた状態を示す断面図である。図23(B)は、コンタクトホール120、122をドライエッチングにより形成した後、コンタクトホール120、122内をHF系の洗浄液によって洗浄した後の導電層111dの状態を示す断面図である。
[0103]
 図23(A)に示すように、導電層111dは、下層の導電膜Maと、導電膜Maの上に設けられた導電膜Mbと、導電膜Mbの上に設けられた導電膜Mcと、を含む3層の積層膜で構成する。
[0104]
 導電膜Maは、一例では、チタンTiから構成され、その膜厚は、50nm程度である。導電膜Mbは、一例では、チタン窒化膜TiNから構成され、その膜厚は、10nm程度である。導電膜Mcは、一例では、チタンTiから構成され、その膜厚は、100nm程度である。
[0105]
 チタン窒化膜TiNの導電膜Mbは、HF系の洗浄液によって、ほとんど、エッチングされない。チタン窒化膜TiNの導電膜Mbは、HF系の洗浄液に対するエッチングストッパーとしての役割を有する。チタンTiの導電膜Mcは、ドライエッチングに用いられるCF系(例えばCF4)、あるいは、CHF系(例えばCHF3)などのフッ素系のエッチングガスでエッチングされる膜厚だけ、成膜されている。
[0106]
 したがって、図23(B)に示すように、HF系の洗浄液によるコンタクトホール120、122内の洗浄後において、導電層111dは、基本的に、導電膜Maと、導電膜Mbと、になる。導電膜Mbが、コンタクトホール122に形成されたソースドレイン電極配線121に電気的に接続されることになる。
[0107]
 この構成では、図23(A)で示す導電層111dの膜厚は、比較例の導電層111-1の膜厚より薄くできる。その結果、導電層111dを覆って形成される絶縁膜(第2ゲート絶縁膜112、第3絶縁膜117、第4絶縁膜118)のカバレジも、向上できる。
[0108]
 導電層111dは、たとえば、以下のような工程により形成することができる。
[0109]
 まず、第2絶縁膜108の上、および、第2絶縁膜108の上に選択的に形成された第2半導体層109の上に、導電膜Maを形成する。次に、導電膜Maの上に、導電膜Mbを形成し、導電膜Mbの上に導電膜Mcを形成する。
[0110]
 その後、導電膜Mcの上に、レジスト膜を塗布し、レジスト膜を露光および現像することにより、選択的にレジスト膜を形成する。レジスト膜は、導電層111dの形成領域に対応する導電膜Mcの上に選択的に形成される。
[0111]
 そして、レジスト膜をマスクとして、ウエットエッチングまたはドライエッチングなどを行い、レジスト膜に覆われていない部分の導電膜Ma、導電膜Mb、および導電膜Mcを除去する。これにより、導電膜Ma、導電膜Mb、および導電膜Mcが選択的にパターニングされる。
[0112]
 (変形例3)
 図24は、変形例3に係る導電層の構成例を示す断面図である。図24(A)は、第2絶縁膜108の上に設けられた第2半導体層109の一端の端部および他端の端部に、保護用の導電層111eが選択的に設けられた状態を示す断面図である。図24(B)は、コンタクトホール120、122をドライエッチングにより形成した後、コンタクトホール120、122内をHF系の洗浄液によって洗浄した後の導電層111eの状態を示す断面図である。
[0113]
 図24(A)に示すように、導電層111eは、下層の導電膜Maと、導電膜Maの上に設けられた導電膜Mbと、導電膜Mbの上に設けられた導電膜Mcと、導電膜Mcの上に設けられた導電膜Mdと、を含む4層の積層膜で構成する。
[0114]
 導電膜Maは、一例では、チタンTiから構成され、その膜厚は、50nm程度である。導電膜Mbは、一例では、アルミニウムAlから構成され、その膜厚は、300nm程度である。導電膜Mcは、一例では、チタン窒化膜TiNから構成され、その膜厚は、10nm程度である。導電膜Mdは、一例では、チタンTiから構成され、その膜厚は、100nm程度である。
[0115]
 チタン窒化膜TiNの導電膜Mcは、HF系の洗浄液によって、ほとんど、エッチングされない。チタン窒化膜TiNの導電膜Mcは、HF系の洗浄液に対するエッチングストッパーとしての役割を有する。チタンTiの導電膜Mdは、ドライエッチングに用いられるCF系(例えばCF4)、あるいは、CHF系(例えばCHF3)などのフッ素系のエッチングガスでエッチングされる膜厚だけ、成膜されている。
[0116]
 したがって、図24(B)に示すように、HF系の洗浄液によるコンタクトホール120、122内の洗浄後において、導電層111eは、基本的に、導電膜Maと、導電膜Mbと、導電膜Mcと、になる。導電膜Mcが、コンタクトホール122に形成されたソースドレイン電極配線121に電気的に接続されることになる。
[0117]
 図24において、導電膜Maおよび導電膜Mbの2層の積層膜は、たとえば、導電配線として利用することができる。つまり、図11において、第2絶縁膜108の上に導電配線を形成する場合、その導電配線として、導電膜Maおよび導電膜Mbの2層の積層膜が利用できる。したがって、第2絶縁膜108の上に導電配線を形成する工程が、導電層111eを形成する工程に含まれるので、第2絶縁膜108の上に導電配線を形成する工程を設ける必要がない。したがって、半導体装置の製造工程が短縮化できる。
[0118]
 導電層111eは、たとえば、以下のような工程により形成することができる。
[0119]
 まず、第2絶縁膜108の上、および、第2絶縁膜108の上に選択的に形成された第2半導体層109の上に、導電膜Maを形成する。次に、導電膜Maの上に、導電膜Mbを形成し、導電膜Mbの上に導電膜Mcを形成する。さらに、導電膜Mcの上に導電膜Mdを形成する。
[0120]
 その後、導電膜Mdの上に、レジスト膜を塗布し、レジスト膜を露光および現像することにより、選択的にレジスト膜を形成する。レジスト膜は、導電層111eの形成領域に対応する導電膜Mdの上に選択的に形成される。
[0121]
 そして、レジスト膜をマスクとして、ウエットエッチングまたはドライエッチングなどを行い、レジスト膜に覆われていない部分の導電膜Ma、導電膜Mb、導電膜Mc、および導電膜Mdを除去する。これにより、導電膜Ma、導電膜Mb、導電膜Mc、および導電膜Mdが選択的にパターニングされる。
[0122]
 (変形例4)
 図25は、変形例4に係る導電層の構成例を示す断面図である。図25(A)は、第2絶縁膜108の上に設けられた第2半導体層109の一端の端部および他端の端部に、保護用の導電層111fが選択的に設けられた状態を示す断面図である。図25(B)は、コンタクトホール120、122をドライエッチングにより形成した後、コンタクトホール120、122内をHF系の洗浄液によって洗浄した後の導電層111fの状態を示す断面図である。
[0123]
 図25(A)に示すように、導電層111fは、下層の導電膜Maと、導電膜Maの上に設けられた導電膜Mbと、導電膜Mbの上に設けられた導電膜Mcと、導電膜Mcの上に設けられた導電膜Mdと、を含む4層の積層膜で構成する。
[0124]
 導電膜Maは、一例では、チタンTiから構成され、その膜厚は、50nm程度である。導電膜Mbは、一例では、アルミニウムAlから構成され、その膜厚は、300nm程度である。導電膜Mcは、一例では、チタン窒化膜TiNから構成され、その膜厚は、10nm程度である。導電膜Mdは、一例では、アルミニウムAlから構成され、その膜厚は、10nm程度である。
[0125]
 図7で説明されたように、アルミニウムAlの導電膜Mdは、ドライエッチングに用いられるCF系(例えばCF4)、あるいは、CHF系(例えばCHF3)などのフッ素系のエッチングガスでは、ほとんどエッチングされない。アルミニウムAlの導電膜Mdは、コンタクトホール120、122内の洗浄に利用されるHF系の洗浄液によってエッチングされるが、チタン窒化膜TiNの導電膜Mcは、HF系の洗浄液によって、ほとんど、エッチングされない。
[0126]
 アルミニウムAlの導電膜Mdは、ドライエッチングに用いられるエッチングガスに対するエッチングストッパーとしての役割を有する。チタン窒化膜TiNの導電膜Mcは、HF系の洗浄液に対するエッチングストッパーとしての役割を有する。
[0127]
 したがって、図25(B)に示すように、HF系の洗浄液によるコンタクトホール120、122内の洗浄後において、導電層111fは、基本的に、導電膜Maと、導電膜Mbと、導電膜Mcと、になる。導電膜Mcが、コンタクトホール122に形成されたソースドレイン電極配線121に電気的に接続されることになる。
[0128]
 図25において、導電膜Maおよび導電膜Mbの2層の積層膜は、たとえば、導電配線として利用することができる。つまり、図11において、第2絶縁膜108の上に導電配線を形成する場合、その導電配線として、導電膜Maおよび導電膜Mbの2層の積層膜が利用できる。したがって、第2絶縁膜108の上に導電配線を形成する工程が、導電層111fを形成する工程に含まれるので、第2絶縁膜108の上に導電配線を形成する工程を設ける必要がない。したがって、半導体装置の製造工程が短縮化できる。
[0129]
 導電層111fは、たとえば、以下のような工程により形成することができる。
[0130]
 まず、第2絶縁膜108の上、および、第2絶縁膜108の上に選択的に形成された第2半導体層109の上に、導電膜Maを形成する。次に、導電膜Maの上に、導電膜Mbを形成し、導電膜Mbの上に導電膜Mcを形成する。さらに、導電膜Mcの上に導電膜Mdを形成する。
[0131]
 その後、導電膜Mdの上に、レジスト膜を塗布し、レジスト膜を露光および現像することにより、選択的にレジスト膜を形成する。レジスト膜は、導電層111fの形成領域に対応する導電膜Mdの上に選択的に形成される。
[0132]
 そして、レジスト膜をマスクとして、ウエットエッチングまたはドライエッチングなどを行い、レジスト膜に覆われていない部分の導電膜Ma、導電膜Mb、導電膜Mc、および導電膜Mdを除去する。これにより、導電膜Ma、導電膜Mb、導電膜Mc、および導電膜Mdが選択的にパターニングされる。
[0133]
 (構成例1、構成例2、変形例1~変形例4の導電層についてのまとめ)
 構成例1、構成例2、変形例1~変形例4の導電層(111a、111b、111c、111d、111f)の構成について纏めると、以下になる。
[0134]
 導電層(111a、111b、111c、111d、111f)は、 
  第2半導体層(109)に接続された第1導電膜(Ma)と、 
  第1導電膜(Ma)の上、または、上方に設けられた第2導電膜(図6のMb、図7のMb、図22のMd、図23のMb、図24のMc、または、図25のMc)と、を含む。 
 第2導電膜は、コンタクトホール120およびコンタクトホール122内の洗浄に利用される洗浄液に対して耐性を有する。
[0135]
 (A)第1導電膜(Ma)は、チタンの導電膜である。 
 (B1)第2導電膜は、前記第1コンタクトホールおよび前記第2コンタクトホールの形成に利用されるエッチングガスと、前記洗浄液とに対して耐性を有する(図6のMb)。 
 (B11)第2導電膜は、インジウム・ティン・オキサイド(ITO)である(図6のMb)。
[0136]
 (B2)第2導電膜は、チタン窒化膜である(図7のMb、図22のMd、図23のMb、図24のMc、または、図25のMc)。 
 (B21)第1導電膜(Ma)と第2導電膜との間に、アルミニウムの導電膜(図22、図24および図25のMb)が設けられる。 
 (B211)アルミニウムの導電膜と前記第2導電膜との間に、チタンの導電膜(図22のMc)が設けられる。
[0137]
 第2導電膜の上には、アルミニウムの導電膜(図7のMc、図22のMe、図25のMd)、または、チタンの導電膜(図23のMc、図24のMd)が設けられる。 
 第2導電膜の上に設けられたアルミニウムの導電膜は、フッ素系のエッチングガスでは、ほとんどエッチングされない(耐性を有する)が、フッ化水素系の洗浄液に対して耐性を有さない。
[0138]
 また、第2導電膜の上に設けられたチタンの導電膜は、フッ素系のエッチングガスおよびフッ化水素系の洗浄液に対して耐性を有さない。
[0139]
 本発明の実施の形態として上述した表示装置を基にして、当業者が適宜設計変更して実施し得る全ての表示装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
[0140]
 本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、上述の各実施形態に対して、当業者が適宜、構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
[0141]
 また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
[0142]
 上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

符号の説明

[0143]
 DSP:表示装置、 PNL:表示パネル、 DA:表示領域、 NDA:非表示領域、 SUB1:第1基板(アレイ基板)、 SUB2:第2基板(対向基板)、 SE:シール材、 LC:液晶層、 MA:実装部、 PX:画素、 TFT1:薄膜トランジスタ(LTPTFT)、 TFT2:薄膜トランジスタ(OSTFT)、 1:フレキシブルプリント回路基板、 2:ICチップ、 3:回路基板、 10:半導体装置、 102:第1半導体層、 109:第2半導体層、 111、111a、111b、111c、111d、111f:導電層、 120、122:コンタクトホール、 119、121:ソースドレイン電極配線、 Ma、Mb、Mc、Md,Mf:導電膜

請求の範囲

[請求項1]
 基板と、
 前記基板の上方に位置し、多結晶シリコンを含む第1半導体層と、
 前記第1半導体層の上方に位置する第1絶縁層と、
 前記第1絶縁層の上方に位置し、酸化物半導体を含む第2半導体層と、
 前記第2半導体層に接続し、前記第2半導体層の上面の端部を覆い、前記第2半導体層の前記上面の一部を露出する導電層と、
 前記導電層の上方に位置する第2絶縁層と、
 前記第1絶縁層と前記第2絶縁層とを貫通し、前記第1半導体層を露出する第1コンタクトホールと、
 前記第2絶縁層を貫通し、前記導電層を露出する第2コンタクトホールと、を含み、
 前記導電層は、
  前記第2半導体層に直に接する第1導電膜と、
  前記第1導電膜の上、または、上方に位置し、前記第2コンタクトホールによって露出される上面を有する第2導電膜と、を含み、
 前記第2導電膜は、前記第1導電膜よりも、フッ素系ガスに対するエッチングレートが低い、
 表示装置。
[請求項2]
 請求項1において、
 前記第2導電膜は、前記第1導電膜よりも、フッ化水素に対するエッチングレートが低い、表示装置。
[請求項3]
 請求項1において、
 前記第1導電膜の膜厚は、前記第2導電膜の膜厚よりも大きい、表示装置。
[請求項4]
 請求項1において、
 前記第1絶縁層は、複数の絶縁膜からなり、
 前記第2絶縁層は、複数の絶縁膜からなる、表示装置。
[請求項5]
 請求項4において、
 前記第1半導体層を含む第1薄膜トランジスタと、前記第2半導体層を含む第2薄膜トランジスタとを有し、
 前記第1絶縁層は、前記第1薄膜トランジスタのゲート絶縁膜を含み、
 前記第2絶縁層は、前記第2薄膜トランジスタのゲート絶縁膜を含む、表示装置。
[請求項6]
 請求項1において、
 前記第2導電膜は、透明導電膜である、表示装置。
[請求項7]
 請求項1において、
 前記第1導電膜は、チタン膜である、表示装置。
[請求項8]
 請求項1において、
 前記第2導電膜は、チタン窒化膜である、表示装置。
[請求項9]
 請求項8において、
 前記第1導電膜と前記第2導電膜との間に、アルミニウム膜が位置する、表示装置。
[請求項10]
 請求項9において、
 前記アルミニウム膜の膜厚は、前記第1導電膜の膜厚よりも大きく、前記第2導電膜の膜厚よりも大きい、表示装置。
[請求項11]
 請求項9において、
 前記アルミニウム膜と前記第2導電膜との間に、チタン膜が位置する、表示装置。
[請求項12]
 請求項1において、
 記第1導電膜は、第1チタン膜であり、
 前記第1チタン膜に接してアルミニウム膜が位置し、
 前記アルミニウム膜に接して第2チタン膜が位置する、表示装置。
[請求項13]
 請求項1において、
 前記第1半導体層を含む第1薄膜トランジスタと、前記第2半導体層を含む第2薄膜トランジスタと、複数の画素と、駆動回路と、を有し、
 前記複数の画素の各々は、前記第2薄膜トランジスタを有し、
 前記駆動回路は、前記第1薄膜トランジスタを有する、表示装置。
[請求項14]
 請求項1において、
 前記第1コンタクトホールの深さは、前記第2コンタクトホールの深さよりも大きい、表示装置。
[請求項15]
 基板と、
 前記基板の上方に位置し、多結晶シリコンを含む第1半導体層と、
 前記第1半導体層の上方に位置する第1絶縁層と、
 前記第1絶縁層の上方に位置し、酸化物半導体を含む第2半導体層と、
 前記第2半導体層に接続し、前記第2半導体層の上面の端部を覆い、前記第2半導体層の前記上面の一部を露出する導電層と、
 前記導電層の上方に位置する第2絶縁層と、
 前記第1絶縁層と前記第2絶縁層とを貫通し、前記第1半導体層を露出する第1コンタクトホールと、
 前記第2絶縁層を貫通し、前記導電層を露出する第2コンタクトホールと、を含み、
 前記導電層は、
  前記第2半導体層に直に接する第1導電膜と、
  前記第1導電膜の上、または、上方に位置し、前記第2コンタクトホールによって露出される上面を有する第2導電膜と、を含み、
 前記第2導電膜は、前記第1導電膜よりも、フッ化水素に対するエッチングレートが低い、
 表示装置。
[請求項16]
 請求項15において、
 前記第1導電膜の膜厚は、前記第2導電膜の膜厚よりも大きい、表示装置。
[請求項17]
 請求項15において、
 前記第1絶縁層は、複数の絶縁膜からなり、
 前記第2絶縁層は、複数の絶縁膜からなる、表示装置。
[請求項18]
 請求項15において、
 前記第1導電膜はチタンを含み、
 前記第2導電膜は、透明導電膜またはチタン窒化膜を含む、表示装置。
[請求項19]
 請求項15において、
 記第1導電膜は、第1チタン膜であり、
 前記第1チタン膜に接してアルミニウム膜が位置し、
 前記アルミニウム膜に接して第2チタン膜が位置する、表示装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20]

[ 図 21]

[ 図 22]

[ 図 23]

[ 図 24]

[ 図 25]