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1. WO2020110773 - トランジスタの作製方法

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明 細 書

発明の名称 トランジスタの作製方法

技術分野

0001  

背景技術

0002   0003   0004   0005   0006   0007   0008   0009   0010  

先行技術文献

非特許文献

0011  

発明の概要

発明が解決しようとする課題

0012   0013   0014  

課題を解決するための手段

0015   0016   0017   0018   0019   0020   0021   0022  

発明の効果

0023  

図面の簡単な説明

0024  

発明を実施するための形態

0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089  

符号の説明

0090  

請求の範囲

1   2   3   4   5   6   7   8  

図面

1A   1B   1C   1D   1E   1F   1G   1H   1I   1J   1K   2A   2B   2C   2D   2E   2F   2G   2H   2I   3  

明 細 書

発明の名称 : トランジスタの作製方法

技術分野

[0001]
 本発明は、トランジスタの作製方法に関し、より具体的には、窒化物半導体とGaAsやInPなどの半導体とから構成したトランジスタの作製方法に関する。

背景技術

[0002]
 窒化ガリウム(GaN)、窒化アルミニウム(AlN)またはこれらの混晶材料であるAlGaNやInAlGaNなどの窒化物半導体は、GaAsやSiなどの半導体材料と比較して、バンドギャップが大きく、高い絶縁破壊電界強度を有する。このような特徴から、トランジスタなどの電子デバイスを窒化物半導体から構成すると、高い耐圧特性を実現することができる。また、窒化物半導体は、六方晶の結晶構造を有しており、c軸方向に分極を有する。この分極の効果によって、例えば、AlGaNとGaNとのヘテロ接合を形成することで、自発的に、10 13cm -3程度の高密度のシートキャリア(2次元電子ガス)が形成される。このシートキャリアにより、よく知られた高電子移動度トランジスタ(HEMT)が実現できる。
[0003]
 ここで、GaN系の窒化物半導体を用いたHEMTについて図3を参照して説明する。このHEMTは、まず、基板301の上、エピタキシャル成長によって形成されたバッファ層302、チャネル層303,バリア層304が順次に積層されている。基板301は、サファイア、Si、SiC、および単結晶GaNから構成できる。また、チャネル層303は、GaNから構成され、バリア層304は、AlGaNから構成されている。
[0004]
 バリア層304とチャネル層303とは、分極の大きさが異なり、この結果、バリア層304とチャネル層303との界面のチャネル層303の側に、シートキャリアが形成される。この半導体積層構造に対して、よく知られた半導体製造プロセスにより、バリア層304の上に、ゲート電極311を形成し、ゲート電極311を挾んでソース電極312,ドレイン電極313を形成する。ゲート電極311は、いわゆるショットキー接続とし、ソース電極312,ドレイン電極313は、チャネル層303にオーミック接続させる。
[0005]
 なお、上述したHEMTは、基板301の上に+c軸方向に窒化物半導体を結晶成長することで各層を形成しており、この場合、チャネル層303の上にバリア層304を配置することで、バリア層304とチャネル層303との界面のチャネル層303の側に、シートキャリアが形成される。これに対し、-c軸方向に窒化物半導体を結晶成長する場合、バリア層の上にチャネル層を配置することで、これらの界面のチャネル層の側に、シートキャリアが形成される。ここで、基板からみて、バリア層の上にもチャネル層が配置される場合、チャネル層の上に直接ゲート電極を形成すると、ゲートリークの増大などが引き起こされ所望の特性を引き出すことができない。このため、この場合は、チャネル層の上に、例えば、チャネル層のバンドギャップより大きいバンドギャップを有する窒化物半導体層を形成し、この窒化物半導体層の上に、ショットキー接続するゲート電極を形成する。例えば、チャネル層をGaNから構成した場合、窒化物半導体層は、AlGaNから構成する。
[0006]
 上述したGaN系の窒化物半導体を用いたHEMT(GaN系HEMT)は、数GHz以上の高周波かつ数百Wの高出力が要求される無線通信用途において、既に実現・実用化されている。今後、さらなる無線通信容量の拡大に向けて、数十から数百GHz程度まで高周波特性を向上させたGaN系HEMTが必要となる。GaN系HEMTの高周波特性向上のためには、ソース・ドレイン領域のコンタクト抵抗の低減が重要である。
[0007]
 ところで、GaNは、ワイドギャップ材料であるため、高い絶縁破壊電界強度を有するが、GaNの層の上にオーミック電極を形成した際のコンタクト抵抗の低減が困難である。これは、GaN自体の抵抗が高く、また、高濃度にドーピングしたとしてもコンタクト抵抗の低減化に制限があることに原因がある。また、上述したGaN系HEMTでは、GaNよりもさらにバンドギャップが大きく抵抗の高いAlGaNなどの層を介し、各電極とのコンタクトを形成する必要があるため、さらにコンタクト抵抗が高くなってしまう。
[0008]
 上述したGaN系HEMTにおける、ソース電極、ドレイン電極とチャネル層との間のコンタクト抵抗の低減手段の1つに、ソース電極・ドレイン電極と接続するためのソース・ドレイン領域の再成長が挙げられる。GaN系HEMTは、AlGaNなどの層を介してGaNからなるチャネル層にオーミックコンタクトを形成するため、AlGaNの高い抵抗によってコンタクト抵抗が制限されてしまう。これを回避するために、例えばソース・ドレイン領域に高濃度ドープされたGaNを再成長によって形成することで、コンタクト抵抗を低減する技術がある(非特許文献1)。
[0009]
 この技術により、上述したコンタクト抵抗は、0.026Ω*mmまで低減される。このコンタクト抵抗の値は、最大発振周波数f max>1THzの特性を有するInAsチャネルHEMTのコンタクト抵抗40mΩ*mmに匹敵する(非特許文献2)。しかし、コンタクト抵抗の値は小さくできるが、GaN系HEMTの性能は、f max=518GHzと制限されている。
[0010]
 さらにコンタクト抵抗の低減化をして、GaN系HEMTを広帯域化する手段として、GaAsやInP、InGaAs、InAsといったGaN系材料よりも、高濃度ドープにより低抵抗化しやすい材料を再成長する技術が考えられる。例えば、非特許文献3においては、GaN上にGaAsを成長させる試みが報告されている。GaAsは、Siをドーピングしてn型化することができる。実際、非特許文献3においては、10 19~10 20cm -3まで高濃度ドープしたp型GaAs層を、GaN層の上に成長することに成功している。しかし、GaAsとGaNとは結晶構造が異なり、また2つの層の界面における面方向の格子不整合が極めて大きいため、このような構造の異なる材料に対するヘテロ成長は難しく、結晶品質の低下や平坦性の悪化などの問題が発生する。

先行技術文献

非特許文献

[0011]
非特許文献1 : K. Shinohara et al., "Self-Aligned-Gate GaN-HEMTs with Heavily-Doped n+-GaN Ohmic Contacts to 2DEG", IEEE International Electron Devices Meeting, 13384135, 2012.
非特許文献2 : X. Mei et al., "First Demonstration of Amplification at 1 THz Using 25-nm InP High Electron Mobility Transistor Process", IEEE Electron Device Letters, vol. 36, no. 4, pp. 327-329, 2015.
非特許文献3 : G. T. Dang et al., "p-Ohmic contact resistance for GaAs(C)/GaN(Mg)", Solid-State Electronics, vol. 44, pp. 105-109, 2000.

発明の概要

発明が解決しようとする課題

[0012]
 GaN系HEMTのさらなる高周波動作帯域の拡大に向けては、ソース・ドレイン電極のオーミックコンタクト抵抗の低減が必須である。しかし、前述したように、GaNはワイドギャップ材料であるため、コンタクト抵抗の低減化には制限がある。コンタクト抵抗を低減するためには、例えば、GaAsなど、高濃度ドープが可能な半導体材料を、ソース・ドレイン領域に再成長することが考えられるが、異種材料への成長であるため、大きな格子不整合・結晶構造の違いに起因して、高品質な結晶が得られにくいなどの問題がある。
[0013]
 上述したように、従来では、GaN系HEMTなどの窒化物半導体を用いたトランジスタのソース・ドレイン電極のコンタクト抵抗低減に制限があり、GaN系HEMTのさらなる高周波動作帯域の拡大を阻害しているという問題があった。
[0014]
 本発明は、以上のような問題点を解消するためになされたものであり、窒化物半導体を用いたトランジスタのソース・ドレイン電極のコンタクト抵抗がより低減できるようにすることを目的とする。

課題を解決するための手段

[0015]
 本発明に係るトランジスタの作製方法は、第1基板の上に、窒化物半導体からなるバリア層およびチャネル層を、c軸方向に結晶成長する第1工程と、窒素を含まない半導体からなる第2基板を用意する第2工程と、第1基板のバリア層およびチャネル層の側に第2基板を貼り合わせる第3工程と、第1基板を除去し、第2基板の上に、バリア層およびチャネル層が形成された状態とする第4工程と、第1基板を除去した後で、バリア層およびチャネル層に、ゲート電極を形成する領域を挟んで、バリア層およびチャネル層を貫通する第1溝および第2溝を形成する第5工程と、第1溝の底面および第2溝の底面の側より、不純物を導入した窒素を含まない半導体を再成長させることで、チャネル層に接触するソース領域、ドレイン領域を、第1溝および第2溝に形成する第6工程と、ソース領域の上にオーミック接続するソース電極を形成し、ドレイン領域の上にオーミック接続するドレイン電極を形成する第7工程と、ソース電極とドレイン電極との間のバリア層およびチャネル層の上に、ゲート電極を形成する第8工程とを備える。
[0016]
 上記トランジスタの作製方法の一構成例において、第1工程は、バリア層の上に第1接合層を形成し、第2工程は、第2基板の上に第2接合層を形成し、第3工程では、第1接合層と第2接合層とを向かい合わせた状態で第1基板と第2基板とを貼り合わせる。
[0017]
 上記トランジスタの作製方法の一構成例において、第4工程では、バリア層の一部とともに第1基板を除去する。
[0018]
 上記トランジスタの作製方法の一構成例において、第1工程は、第1基板の上に犠牲層を介してバリア層およびチャネル層を形成し、第4工程では、犠牲層の一部とともに第1基板を除去する。
[0019]
 上記トランジスタの作製方法の一構成例において、第1工程では、+c軸方向に結晶成長することで、チャネル層およびバリア層を、これらの順に第1基板の上に成長し、加えて、チャネル層の第1基板の側に、チャネル層のバンドギャップより大きいバンドギャップを有する材料から構成されたゲート分離層を、チャネル層に接して形成し、第8工程では、ゲート分離層の上にゲート電極を形成する。
[0020]
 上記トランジスタの作製方法の一構成例において、第1工程では、-c軸方向に結晶成長することで、バリア層およびチャネル層を、これらの順に第1基板の上に成長し、第8工程では、バリア層の上にゲート電極を形成する。
[0021]
 上記トランジスタの作製方法の一構成例において、第1基板は、サファイア、Si、SiC、GaN、AlNのいずれかから構成され、第2基板は、GaAs、InP、Siのいずれかから構成されている。
[0022]
 上記トランジスタの作製方法の一構成例において、チャネル層は、GaN、InGaN、InN、AlGaNのいずれかまたはこれらの積層構造から構成され、バリア層は、AlGaN、InAlN、InAlGaN、AlN、GaNのいずれかまたはこれらの積層構造によって構成されている。

発明の効果

[0023]
 以上説明したように、本発明では、窒化物半導体からなるバリア層およびチャネル層を、c軸方向に結晶成長した第1基板に、窒素を含まない半導体からなる第2基板を貼り合わせ、第1基板を除去してから、バリア層およびチャネル層を貫通する第1溝および第2溝を形成し、チャネル層に接触するソース領域、ドレイン領域を、第1溝および第2溝に形成した。この結果、本発明によれば、窒化物半導体を用いたトランジスタのソース・ドレイン電極のコンタクト抵抗がより低減できるという優れた効果が得られる。

図面の簡単な説明

[0024]
[図1A] 図1Aは、本発明の実施の形態1におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図1B] 図1Bは、本発明の実施の形態1におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図1C] 図1Cは、本発明の実施の形態1におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図1D] 図1Dは、本発明の実施の形態1におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図1E] 図1Eは、本発明の実施の形態1におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図1F] 図1Fは、本発明の実施の形態1におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図1G] 図1Gは、本発明の実施の形態1におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図1H] 図1Hは、本発明の実施の形態1におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図1I] 図1Iは、本発明の実施の形態1におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図1J] 図1Jは、本発明の実施の形態1におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図1K] 図1Kは、本発明の実施の形態1におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図2A] 図2Aは、本発明の実施の形態2におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図2B] 図2Bは、本発明の実施の形態2におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図2C] 図2Cは、本発明の実施の形態2におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図2D] 図2Dは、本発明の実施の形態2におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図2E] 図2Eは、本発明の実施の形態2におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図2F] 図2Fは、本発明の実施の形態2におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図2G] 図2Gは、本発明の実施の形態2におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図2H] 図2Hは、本発明の実施の形態2におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図2I] 図2Iは、本発明の実施の形態2におけるトランジスタの作製方法を説明するための途中工程におけるトランジスタの断面を示す断面図である。
[図3] 図3は、高電子移動度トランジスタの構成を示す断面図である。

発明を実施するための形態

[0025]
 以下、本発明の実施の形態に係るトランジスタの作製方法について説明する。
[0026]
[実施の形態1]
 はじめに、本発明の実施の形態1におけるトランジスタの作製方法について、図1A~図1Kを参照して説明する。
[0027]
 まず、図1Aに示すように、第1基板101の上に窒化物半導体からなるチャネル層102,バリア層103を形成する(第1工程)。実施の形態1では、+c軸方向に結晶成長することで、チャネル層102およびバリア層103を、これらの順に第1基板101の上に成長する。また、実施の形態1では、第1基板101の上に、核形成層104、犠牲層105、ゲート分離層106を形成してからチャネル層102,バリア層103を形成し、バリア層103の上に、第1主接合層107、第1副接合層108を形成する。実施の形態1においては、ゲート分離層106を、チャネル層102の第1基板101の側に形成する。
[0028]
 なお、核形成層104、犠牲層105、ゲート分離層106、第1主接合層107、第1副接合層108も、+c軸方向に結晶成長することで形成する。+c軸方向に結晶成長しているので、チャネル層102の上にバリア層103を形成することで、チャネル層102とバリア層103とのヘテロ接合に、自発的に、10 13cm -3程度の高密度のシートキャリアが形成される。
[0029]
 第1基板101は、例えば、Al 23(サファイア)から構成し、例えば、主表面の面方位を(0001)とする。なお、第1基板101は、SiCや単結晶のSiなどから構成することもでき、GaN、AlNなどの窒化物半導体の成長に用いることができる材料から構成することもできる。後述するように、第1基板101は除去するため、例えば、ドライエッチングによる基板除去が実施可能なSi、またはレーザリフトオフなどの公知の剥離技術が適用できるAl 23がよりよいが、これらに限るものではない。
[0030]
 核形成層104は、例えば、GaNから構成する。核形成層104は、よく知られているように、Al 23やSi、SiCなどの異種基板の上に、GaNなどの窒化物半導体を結晶成長するために、成長初期の核形成を支援し高品質かつ平坦な結晶を得るための層である。核形成層104は、低温緩衝層や低温バッファなど様々な呼称が存在する。また、核形成層104を調整することにより、核形成層104の表面をIII族極性面とする。核形成層104の表面をIII族極性面とすることで、この上に、窒化物半導体が+c軸方向に結晶成長するようになる。なお、核形成層104は、GaNに限らず、AlN、AlONなどの他の窒化物から構成することも可能である。ただし、第1基板101をGaNから構成する場合、核形成層104は必要ない場合もある。
[0031]
 犠牲層105は、例えば、GaNから構成する。犠牲層105は、後述する第1基板101の除去のため、また、第1基板101を除去した後に、半導体積層構造の表面平坦化に用いる。このため、犠牲層105の厚さは、第1基板101の除去の工程に適合させて、適宜に設定し、例えば、100nm以上とする。なお、犠牲層105は、核形成層104とともに、犠牲層105より上に結晶成長する層のバッファ層としても機能する。
[0032]
 ゲート分離層106は、例えば、AlGaNなどの、チャネル層102のバンドギャップより大きいバンドギャップを有する材料から構成する。ゲート分離層106は、典型的には、Al組成を0.10程度に設定したAlGaNから構成する。また、ゲート分離層106は、厚さ20nm程度に形成する。なお、ゲート分離層106は、後述する第1基板101の除去をした後の工程において、選択エッチングによって犠牲層105を除去するための、エッチング停止層としても用いる。
[0033]
 チャネル層102は、例えば、GaNから構成する。また、バリア層103は、AlGaNから構成する。チャネル層102の厚さおよびバリア層103の厚さは、所望とするHEMTのシート抵抗および移動度、またエピタキシャル成長する層構造全体の臨界膜厚などを考慮して決定する。バリア層103は、チャネル層102に接して形成してもよく、また、チャネル層102との間に、例えばAlNなどから構成したスペーサ層を配置してもよい。また、AlGaNから構成するバリア層103は、例えば、Al組成が、チャネル層102の側よりチャネル層102より離れる方向に、徐々に変化する構成とすることも可能である。
[0034]
 第1主接合層107は、GaNから構成し、第1副接合層108は、Cをドープして高抵抗化したGaNから構成する。このように、複数の層から接合層を構成することで、後述する接合工程における結晶欠陥の、チャネル層102,バリア層103への導入を抑制することが可能となる。
[0035]
 上述した各層は、よく知られた有機金属気相成長法により形成することができる。また、上述した各層は、分子線エピタキシ(ガスソース、RFプラズマソース、レーザなどの分類があるがいずれでもよい)、ハイドライド気相成長法、スパッタ法、その他CVD(Chemical Vapor Deposition)法などによって形成することも可能である。
[0036]
 次に、図1Bに示すように、窒素を含まない半導体からなる第2基板121を用意する(第2工程)。第2基板121は、後述する再成長工程によって、ソース領域およびドレイン領域を形成する際に、不純物がより高濃度にドープ可能で低抵抗化しやすい材料を再成長可能な材料から構成する。不純物がより高濃度にドープ可能で低抵抗化しやすい材料は、例えば、GaAs、InPなどの窒素を含まないIII-V族化合物半導体である。また、第2基板121は、Siから構成することもできる。実施の形態1では、第2基板121を、高抵抗なGaAsから構成する。
[0037]
 なお、実施の形態1では、第2基板121の上に、エピタキシャル成長により、InGaAsPからなるエッチング停止層122形成し、高抵抗なGaAsからなる第2接合層123を形成する。
[0038]
 次に、図1Cに示すように、第1基板101のバリア層103およびチャネル層102の側に、第2基板121を貼り合わせる(第3工程)。実施の形態1では、第1基板101の第1副接合層108に、第2基板121の第2接合層123を接合させ、第1基板101と第2基板121とを貼り合わせる。この貼り合わせは、例えば、表面活性化接合法、高温熱処理による融着、原子拡散接合法などの、よく知られたウェハ接合技術により実施する。なお、後述するソース領域・ドレイン領域を再成長では、結晶成長温度が比較的高くなる場合もあるため、この温度に耐えうる接合状態が得られる接合技術を用いる。
[0039]
 次に、第1基板101を除去し、図1Dに示すように、第2基板121の上に、バリア層103、チャネル層102が、これらの順に形成された状態とする(第4工程)。実施の形態1では、第2基板121の上に、エッチング停止層122、第2接合層123、第1副接合層108、第1主接合層107、バリア層103、チャネル層102、ゲート分離層106、犠牲層105、核形成層104が、これらの順に形成された状態となる。
[0040]
 例えば、公知のレーザリフトオフ法により第1基板101を核形成層104より剥離することで、第1基板101を除去する。また、バックグラインドおよびドライエッチングによって、第1基板101を削りとることも可能である。なお、第1基板101の除去は、バリア層103、チャネル層102に、トランジスタの特性劣化が引き起こされる損傷が導入されるなどの影響がない方法によって実施する。
[0041]
 次に、犠牲層105を薄層化する。後述するようにゲート分離層106の表面を露出するために、犠牲層105を除去することになる。犠牲層105の除去では、例えば、犠牲層105をエッチング停止層としたエッチング処理を用いる。このエッチング処理における、ゲート分離層106と犠牲層105との間で取り得るエッチング選択比の大きさに合わせ、犠牲層105を薄層化しておく。また、上記エッチング処理による犠牲層105の除去では、犠牲層105の表面の平坦性が、ゲート分離層106の表面に転写される場合がある。このため、犠牲層105は、薄層化するとともに、表面を平坦化しておく。
[0042]
 例えば、よく知られた化学機械研磨(CMP)により、犠牲層105を研削研磨することで、犠牲層105の表面を平坦化するとともに薄層化する。このCMPによって削る犠牲層105の厚さは、前工程の第1基板101の除去の状態、第1基板101を除去し後の犠牲層105の状態に依存する。例えば、第1基板101の除去により、犠牲層105の表面粗さが数nmとなっている場合、犠牲層105の面方向全域で平坦性が損なわれた部分を除去するために、CMPにより厚さ数百nm程度の研削研磨を実施する。犠牲層105を厚さ1000nm以上に形成しておけば、上述したCMPによって薄層化しても、犠牲層105がすべて失われることはない。上述した平坦化および薄層化工程により図1Eに示すように、ゲート分離層106の上には、薄層化された犠牲層105aが残る。
[0043]
 次に、薄層化した犠牲層105aを除去し、図1Fに示すように、ゲート分離層106の表面を露出させる。犠牲層105aは、GaNから構成され、ゲート分離層106はAlGaNから構成されているので、例えば、塩素ガス、窒素ガス、酸素ガスを用いたドライエッチング処理により、ゲート分離層106をエッチング停止層とした犠牲層105aの除去が可能である。
[0044]
 次に、図1Gに示すように、ゲート分離層106の上に酸化シリコン層124を形成し、酸化シリコン層124の上に、開口151,開口152を備えるマスク層125を形成する。例えば、よく知られた堆積法により、酸化シリコンを堆積することで酸化シリコン層124を形成する。次に、酸化シリコン層124の上に、例えば、ポジ型のフォトレジスト材料を塗布し、塗布層を形成する。形成した塗布層を、公知のリソグラフィー技術によりパターニングすることで、開口151,開口152を備えるマスク層125を形成する。開口151,開口152は、ソース領域、ドレイン領域とする箇所に形成する。
[0045]
 次に、マスク層125をマスクとして酸化シリコン層124をドライエッチングすることで、マスク層125の開口151,開口152と同じ箇所の酸化シリコン層124に、開口を形成する。次に、マスク層125を除去した後、2つの開口を備える酸化シリコン層124をマスクとし、酸化シリコン層124より第2基板121の側(下側)の各層を、エッチング除去する。このエッチング処理により、図1Hに示すように、バリア層103およびチャネル層102に、ゲート電極を形成するための領域を挟んで、バリア層103およびチャネル層102を貫通する第1溝153および第2溝154を形成する(第5工程)。
[0046]
 例えば、Cl 2などの塩素系のガスを用いた、誘導結合型プラズマ(Inductive Coupled Plasma:ICP)による反応性イオンエッチング (Reactive Ion Etching:RIE)で、酸化シリコン層124より、ゲート分離層106、チャネル層102、バリア層103、第1主接合層107、第1副接合層108、および第2接合層123の途中までエッチングする。エッチング時間を調整することで、厚さ方向に第2接合層123の途中までのエッチングを実施する。次に、クエン酸と過酸化水素系との混合液に、pH6.0~8.0となるよう塩基性物質を加えたエッチング液を用いたウエットエッチングにより、InGaAsPからなるエッチング停止層122に対し、選択的にGaAsからなる第2接合層123をエッチングする。このエッチングにより、第1溝153および第2溝154の底部に、エッチング停止層122の表面を露出させる。
[0047]
 次に、図1Iに示すように、第1溝153および第2溝154の底部に露出したエッチング停止層122の表面に、高抵抗なGaAsからなる第1再成長層109,第2再成長層110を再成長させる。第1再成長層109,第2再成長層110は、バリア層103の厚さ方向途中まで到達する高さ(厚さ)に形成する。例えば、酸化シリコン層124を選択成長マスクとして用い、公知の有機金属気相成長法や分子線エピタキシ法により、高抵抗なGaAsを結晶成長させることで、第1再成長層109,第2再成長層110が形成できる。
[0048]
 GaAsからなる第1再成長層109,第2再成長層110は、InGaAsPからなるエッチング停止層122の上に、エピタキシャル成長して形成されている。エッチング停止層122は、GaAsからなる第2基板121の上にエピタキシャル成長して形成されているため、高い結晶品質が維持されている。このように、高い結晶品質が維持されているエッチング停止層122の上に、エピタキシャル成長して形成された第1再成長層109,第2再成長層110も、高い結晶品質が維持されている。
[0049]
 次に、図1Jに示すように、チャネル層102に接触するソース領域111、ドレイン領域112を、第1溝153および第2溝154に形成し(第6工程)、ソース領域111の上にオーミック接続するソース電極113を形成し、ドレイン領域112の上にオーミック接続するドレイン電極114を形成する(第7工程)。
[0050]
 例えば、n型のInGaAsを第1再成長層109,第2再成長層110の上に再成長させることで、チャネル層102に接触するソース領域111、ドレイン領域112を、第1溝153および第2溝154に形成する。n型のInGaAsは、不純物を導入した窒素を含まない半導体である。例えば、Siをドーパントとして1e10 19cm -3以上の高濃度にドーピングされたn型のInGaAsを、酸化シリコン層124を選択成長マスクとして用い、公知の有機金属気相成長法や分子線エピタキシ法により結晶成長させることで、ソース領域111、ドレイン領域112を形成する。ソース領域111、ドレイン領域112は、上面がゲート分離層106より上方に配置されるように形成する。
[0051]
 前述したように、第1再成長層109,第2再成長層110は、高い結晶品質が維持されており、この上にエピタキシャル成長したソース領域111、ドレイン領域112も高い結晶品質が維持されている。また、InGaAsからなるソース領域111、ドレイン領域112は、窒化物半導体に比較して、より高い不純物濃度とすることが可能であり、窒化物半導体に比較して、より低抵抗とすることができる。
[0052]
 次に、酸化シリコン層124を除去した後、公知の蒸着法やスパッタ法によって、オーミックコンタクトが形成可能な電極材料(金属)を堆積することで、ソース電極113およびドレイン電極114を形成する。オーミックコンタクトが形成可能な電極材料は、例えばTi/Pt/Auなどである。この電極材料は、例えばInGaAsに対しては、ノンアロイの状態であっても、極めて低いコンタクト抵抗を実現することができる。また、ノンアロイの状態では、AlGaNの層(ゲート分離層106)を介して、GaNの層(チャネル層102)にオーミックコンタクトを形成することはない。上記電極材料を堆積して電極材料層を形成した後、電極材料層を公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、ソース電極113およびドレイン電極114が形成できる。また、よく知られたリフトオフ法により、ソース電極113およびドレイン電極114を形成することも可能である。
[0053]
 次に、図1Kに示すように、ソース電極113とドレイン電極114との間のバリア層103およびチャネル層102の上に、ゲート電極115を形成する(第8工程)。実施の形態1では、ゲート分離層106の上にショットキー接続するゲート電極115を形成する。例えば、ゲート電極115は、Ni/Auなどのゲート金属材料から構成することができる。ゲート金属材料を堆積してゲート金属材料層を形成した後、ゲート金属材料を公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、ゲート電極115が形成できる。実施の形態1では、チャネル層102の上にチャネル層102のバンドギャップより大きいバンドギャップを有する材料から構成されたゲート分離層106を形成し、ゲート分離層106の上にショットキー接続するゲート電極115を形成している。
[0054]
 上述した実施の形態1によれば、窒化物半導体に比較して、より低抵抗としているソース領域111、ドレイン領域112を介し、ソース電極113とドレイン電極114とチャネル層102とのコンタクトをとっているので、GaN系HEMTのソース・ドレイン電極のコンタクト抵抗が、従来の技術より低減できるようになる。この結果、本発明によれば、GaN系HEMTの高周波特性をより拡大し、広帯域化することが可能となる。
[0055]
[実施の形態2]
 次に、本発明の実施の形態2におけるトランジスタの作製方法について、図2A~図2Iを参照して説明する。
[0056]
 まず、図2Aに示すように、第1基板201の上に窒化物半導体からなるバリア層202、チャネル層203を形成する(第1工程)。実施の形態2では、-c軸方向に結晶成長することで、バリア層202およびチャネル層203を、これらの順に第1基板201の上に成長する。また、実施の形態2では、第1基板201の上に、核形成層204、犠牲層205を形成してからバリア層202、チャネル層203を形成し、バリア層202の上に、第1主接合層207、第1副接合層208を形成する。なお、核形成層204、犠牲層205、第1主接合層207、第1副接合層208も、-c軸方向に結晶成長することで形成する。-c軸方向に結晶成長しているので、バリア層202の上にチャネル層203を形成することで、バリア層202とチャネル層203とのヘテロ接合に、自発的に、10 13cm -3程度の高密度のシートキャリアが形成される。
[0057]
 第1基板201は、例えば、Al 23から構成し、例えば、主表面の面方位を(0001)とする。なお、第1基板201は、GaNなどの窒化物半導体の成長に用いることができる材料から構成する。後述するように、第1基板201は除去するため、例えば、ドライエッチングによる基板除去が実施可能なSi、またはレーザリフトオフなどの公知の剥離技術が適用できるAl 23がよりよいが、これらに限るものではない。
[0058]
 核形成層204は、例えば、GaNから構成する。核形成層204は、よく知られているように、Al 23やSi、SiCなどの異種基板の上に、GaNなどの窒化物半導体を結晶成長するために、成長初期の核形成を支援し高品質かつ平坦な結晶を得るための層である。核形成層204は、低温緩衝層や低温バッファなど様々な呼称が存在する。
[0059]
 ここで、Al 23からなる第1基板201の表面を窒化処理し、窒化処理した第1基板201の表面に、よく知られた有機金属気相成長法によりGaNをエピタキシャル成長させれば、主表面をV族極性面とした核形成層204が形成できる。核形成層204の表面をV族極性面とすることで、この上に、窒化物半導体が-c軸方向に結晶成長するようになる。なお、核形成層204は、GaNに限らず、AlNなどの他の窒化物から構成することも可能である。ただし、第1基板201をGaNから構成する場合、核形成層204は必要ない。
[0060]
 犠牲層205は、例えば、GaNから構成する。犠牲層205は、後述する第1基板201の除去のため、また、第1基板201を除去した後に、半導体積層構造の表面平坦化に用いる。このため、犠牲層205の厚さは、第1基板201の除去の工程に適合させて、適宜に設定し、例えば、100nm以上とする。なお、犠牲層205は、核形成層204とともに、犠牲層205より上に結晶成長する層のバッファ層としても機能する。
[0061]
 チャネル層203は、例えば、GaNから構成する。また、バリア層202は、AlGaNから構成する。チャネル層203の厚さおよびバリア層202の厚さは、所望とするHEMTのシート抵抗および移動度、またエピタキシャル成長する層構造全体の臨界膜厚などを考慮して決定する。バリア層202は、チャネル層203に接して形成してもよく、また、チャネル層203との間に、例えばAlNなどから構成したスペーサ層を配置することも可能である。また、AlGaNから構成するバリア層202は、例えば、Al組成が、チャネル層203の側よりチャネル層203より離れる方向に、徐々に変化する構成とすることも可能である。
[0062]
 第1主接合層207は、GaNから構成し、第1副接合層208は、Cをドープして高抵抗化したGaNから構成する。このように、複数の層から接合層を構成することで、後述する接合工程における結晶欠陥の、チャネル層203,バリア層202への導入を抑制することが可能となる。上述した各層は、よく知られた有機金属気相成長法、分子線エピタキシ法などによって形成することも可能である。
[0063]
 次に、図2Bに示すように、窒素を含まない半導体からなる第2基板221を用意する(第2工程)。第2基板221は、後述する再成長工程によって、ソース領域およびドレイン領域を形成する際に、不純物がより高濃度にドープ可能で低抵抗化しやすい材料を再成長可能な材料から構成する。不純物がより高濃度にドープ可能で低抵抗化しやすい材料は、例えば、GaAsやなどの窒素を含まないIII-V族化合物半導体である。実施の形態2でも、第2基板221を、高抵抗なGaAsから構成する。
[0064]
 なお、実施の形態2でも、第2基板221の上に、エピタキシャル成長により、InGaAsPからなるエッチング停止層222形成し、高抵抗なGaAsからなる第2接合層223を形成する。
[0065]
 次に、図2Cに示すように、第1基板201のバリア層202およびチャネル層203の側に、第2基板221を貼り合わせる(第3工程)。実施の形態2でも、第1基板201の第1副接合層208に、第2基板221の第2接合層223を接合させ、第1基板201と第2基板221とを貼り合わせる。この貼り合わせは、前述した実施の形態1と同様である。
[0066]
 次に、前述した実施の形態1と同様に、第1基板201を除去し、図2Dに示すように、第2基板221の上に、チャネル層203、バリア層202が、これらの順に形成された状態とする(第4工程)。実施の形態2では、第2基板221の上に、エッチング停止層222、第2接合層223、第1副接合層208、第1主接合層207、チャネル層203、バリア層202、犠牲層205、核形成層204が、これらの順に形成された状態となる。実施の形態2では、第2基板221から見て、バリア層202がチャネル層203の上に形成された状態となる。
[0067]
 次に、犠牲層205を薄層化する。後述するようにバリア層202の表面を露出するために、犠牲層205を除去することになる。犠牲層205の除去では、例えば、犠牲層205をエッチング停止層としたエッチング処理を用いる。このエッチング処理における、バリア層202と犠牲層205との間で取り得るエッチング選択比の大きさに合わせ、犠牲層205を薄層化しておく。また、上記エッチング処理による犠牲層205の除去では、犠牲層205の表面の平坦性が、バリア層202の表面に転写される場合がある。このため、犠牲層205は、薄層化するとともに、表面を平坦化しておく。
[0068]
 例えば、CMPにより、犠牲層205を研削研磨することで、犠牲層205の表面を平坦化するとともに薄層化する。このCMPによって削る犠牲層205の厚さは、前工程の第1基板201の除去の状態、第1基板201を除去し後の犠牲層205の状態に依存する。例えば、第1基板201の除去により、犠牲層205の表面粗さが数nmとなっている場合、犠牲層205の面方向全域で平坦性が損なわれた部分を除去するために、CMPにより厚さ数百nm程度の研削研磨を実施する。犠牲層205を厚さ1000nm以上に形成しておけば、上述したCMPによって薄層化しても、犠牲層205がすべて失われることはない。
[0069]
 次に、薄層化した犠牲層205を除去し、図2Eに示すように、バリア層202の表面を露出させる。犠牲層205は、GaNから構成され、バリア層202はAlGaNから構成されているので、例えば、塩素ガス、窒素ガス、酸素ガスを用いたドライエッチング処理により、バリア層202をエッチング停止層とした犠牲層205の除去が可能である。
[0070]
 次に、図2Fに示すように、バリア層202の上に、ソース領域、ドレイン領域とする箇所に開口を備える酸化シリコンマスク224を形成する。酸化シリコンマスク224は、図1Gを用いて説明した酸化シリコン層124の形成と同様である。
[0071]
 次に、酸化シリコンマスク224をマスクとし、酸化シリコンマスク224より第2基板221の側(下側)の各層を、エッチング除去する。このエッチング処理により、バリア層202およびチャネル層203に、ゲート電極を形成するための領域を挟んで、バリア層202およびチャネル層203を貫通する第1溝251および第2溝252を形成する(第5工程)。
[0072]
 例えば、Cl 2などの塩素系のガスを用いた、誘導結合型プラズマ(Inductive Coupled Plasma:ICP)による反応性イオンエッチング (Reactive Ion Etching:RIE)で、酸化シリコンマスク224より、チャネル層203、バリア層202、第1主接合層207、第1副接合層208、および第2接合層223の途中までエッチングする。エッチング時間を調整することで、厚さ方向に第2接合層223の途中までのエッチングを実施する。次に、クエン酸と過酸化水素系との混合液に、pH6.0~8.0となるよう塩基性物質を加えたエッチング液を用いたウエットエッチングにより、InGaAsPからなるエッチング停止層222に対し、選択的にGaAsからなる第2接合層223をエッチングする。このエッチングにより、第1溝251および第2溝252の底部に、エッチング停止層222の表面を露出させる。
[0073]
 次に、図2Gに示すように、第1溝251および第2溝252の底部に露出したエッチング停止層222の表面に、高抵抗なGaAsからなる第1再成長層209,第2再成長層210を再成長させる。第1再成長層209,第2再成長層210は、チャネル層203の厚さ方向途中まで到達する高さ(厚さ)に形成する。第1再成長層209,第2再成長層210は、第1主接合層207の厚さ方向の途中まで到達する厚さに形成することも可能である。第1再成長層209,第2再成長層210の上の第1溝251および第2溝252の側面には、チャネル層203が露出している。例えば、酸化シリコンからなる酸化シリコンマスク224を選択成長マスクとして用い、公知の有機金属気相成長法や分子線エピタキシ法により、高抵抗なGaAsを結晶成長させることで、第1再成長層209,第2再成長層210が形成できる。
[0074]
 GaAsからなる第1再成長層209,第2再成長層210は、InGaAsPからなるエッチング停止層222の上に、エピタキシャル成長して形成されている。エッチング停止層222は、GaAsからなる第2基板221の上にエピタキシャル成長して形成されているため、高い結晶品質が維持されている。このように、高い結晶品質が維持されているエッチング停止層222の上に、エピタキシャル成長して形成された第1再成長層209,第2再成長層210も、高い結晶品質が維持されている。
[0075]
 次に、図2Hに示すように、チャネル層203に接触するソース領域211、ドレイン領域212を、第1溝251および第2溝252に形成し(第6工程)、ソース領域211の上にオーミック接続するソース電極213を形成し、ドレイン領域212の上にオーミック接続するドレイン電極214を形成する(第7工程)。
[0076]
 例えばn型のInGaAsを第1再成長層209,第2再成長層210の上に再成長させることで、チャネル層203に接触するソース領域211、ドレイン領域212を、第1溝251および第2溝252に形成する。n型のInGaAsは、不純物を導入した窒素を含まない半導体である。例えば、Siをドーパントとして1e10 19cm -3以上の高濃度にドーピングされたn型のInGaAsを、酸化シリコンマスク224を選択成長マスクとして用い、公知の有機金属気相成長法や分子線エピタキシ法により結晶成長させることで、ソース領域211、ドレイン領域212を形成する。ソース領域211、ドレイン領域212は、上面がバリア層202より上方に配置されるように形成する。
[0077]
 前述したように、第1再成長層209,第2再成長層210は、高い結晶品質が維持されており、この上にエピタキシャル成長したソース領域211、ドレイン領域212も高い結晶品質が維持されている。また、InGaAsからなるソース領域211、ドレイン領域212は、窒化物半導体に比較して、より高い不純物濃度とすることが可能であり、窒化物半導体に比較して、より低抵抗とすることができる。
[0078]
 次に、酸化シリコンマスク224を除去した後、公知の蒸着法やスパッタ法によって、オーミックコンタクトが形成可能な電極材料(金属)を堆積することで、ソース電極213およびドレイン電極214を形成する。オーミックコンタクトが形成可能な電極材料は、例えばTi/Pt/Auなどである。この電極材料は、例えばInGaAsに対しては、ノンアロイの状態であっても、極めて低いコンタクト抵抗を実現することができる。また、ノンアロイの状態では、AlGaNの層(バリア層202)を介して、GaNの層(チャネル層203)にオーミックコンタクトを形成することはない。上記電極材料を堆積して電極材料層を形成した後、電極材料層を公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、ソース電極213およびドレイン電極214が形成できる。また、よく知られたリフトオフ法により、ソース電極213およびドレイン電極214を形成することも可能である。
[0079]
 次に、図2Iに示すように、ソース電極213とドレイン電極214との間のチャネル層203およびバリア層202の上に、ゲート電極215を形成する(第8工程)。実施の形態2では、バリア層202の上にショットキー接続するゲート電極215を形成する。例えば、ゲート電極215は、Ni/Auなどのゲート金属材料から構成することができる。ゲート金属材料を堆積してゲート金属材料層を形成した後、ゲート金属材料を公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、ゲート電極215が形成できる。
[0080]
 上述した実施の形態2においても、窒化物半導体に比較して、より低抵抗としているソース領域211、ドレイン領域212を介し、ソース電極213とドレイン電極214とチャネル層203とのコンタクトをとっているので、GaN系HEMTのソース・ドレイン電極のコンタクト抵抗が、従来の技術より低減できるようになる。この結果、本発明によれば、GaN系HEMTの高周波特性をより拡大し、広帯域化することが可能となる。
[0081]
 以上に説明したように、本発明では、窒化物半導体からなるバリア層およびチャネル層を、c軸方向に結晶成長した第1基板に、窒素を含まない半導体からなる第2基板を貼り合わせ、第1基板を除去してから、バリア層およびチャネル層を貫通する第1溝および第2溝を形成し、チャネル層に接触するソース領域、ドレイン領域を、第1溝および第2溝に形成した。この結果、本発明によれば、窒化物半導体を用いたトランジスタのソース・ドレイン電極のコンタクト抵抗がより低減できるようになる。
[0082]
 なお、第1基板をSiから構成する場合、第1基板をドライエッチングによって除去可能であり、核形成層などのGaN系材料による層とは選択的に除去することは可能である。また、第1基板をSiCや、GaNから構成した場合、GaN系材料による層のエピタキシャル成長が可能であり、かつ高品質な結晶を得やすいが、第1基板を除去する観点から、バッファ層などに技術的に工夫が必要となる。もちろん、第1基板をSiCや、GaNから構成した場合であっても、チャネル層やバリア層へダメージを導入することなく、広範囲にわたって第1基板の除去が実施可能であれば、十分に適用可能である。
[0083]
 また、上述した実施の形態では、核形成層としてGaNを用いたが、第1基板の除去の工程、HEMTの特性上の問題がない範囲で、例えば、AlN、AlGaN、AlONなどの核形成層を形成することも可能である。同様に犠牲層としてGaNを用いた場合を例示したが、結晶品質をより高品質化する目的などで、例えば成長条件の異なるGaNを複数段階にわたって成長する方法を用いることも可能である。また、犠牲層として、横方向成長を促進させるようなマスクを用いる成長方法などを用いて形成したGaNの層を用いることもできる。
[0084]
 また、上述では、エッチング停止層をAlGaNから構成した場合を例に説明したが、エッチングを停止するという目的の範囲であれば、他の材料を用いることも可能である。犠牲層にGaNを用いた場合、Alを含む層をエッチング停止層として用いることは、ドライエッチングや熱分解などの方法によって選択比を得る観点からは優位である。ただし、本質的にはチャネル層やバリア層をプロセス可能な状態に露出または表面から近い領域にまで近づけることが目的であり、エッチング停止層を用いずともこれが実現可能であれば、前述のとおり、エッチング停止層を導入する必要は無い。
[0085]
 また、上述した実施の形態では、チャネル層をGaNから構成し、バリア層をAlGaNから構成したが、これに限るものではない。例えば、チャネル層をInGaN、InN、AlGaNから構成してもよく、また、チャネル層をGaN/InGaNのようなヘテロ構造としてもよい。また、バリア層を、InAlN、InAlGaN、AlN、GaNから構成してもよく、またそれらの材料との組み合わせによる多層構造としてもよい。
[0086]
 また、上述では、HEMTを例に説明したが、他のトランジスタ、フォトダイオード、変調器などにも適用可能である。
[0087]
 また、窒化物半導体の高抵抗化は、Cをドーパントとしたが、例えば、ZnやFeをドーパントとすることも可能である。また、接合によって導入されるダメージが、デバイス特性に及ぼす影響が許容できる範囲であるのなら、接合層は用いる必要は無い。
[0088]
 また、第2基板を高抵抗GaAsから構成した場合、ウエットエッチングによるエッチング停止の観点から、エッチング停止層は、InGaAsP、InGaPなどPを含む材料、またはAlGaAsなどのAlを含む材料によって構成することができる。また、第2基板を、高抵抗InPから構成する場合、エッチング停止層としてInAlAsやInGaAsのようなAsを含む層を用いることができる。さらに、第2基板の上に形成する第2接合層についても、第2基板に応じて高抵抗GaAs、高抵抗InPなどの選択が可能である。
[0089]
 なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。

符号の説明

[0090]
 101…第1基板、102…チャネル層、103…バリア層、104…核形成層、105…犠牲層、105a…犠牲層、106…ゲート分離層、107…第1主接合層、108…第1副接合層、109…第1再成長層、110…第2再成長層、111…ソース領域、112…ドレイン領域、113…ソース電極、114…ドレイン電極、115…ゲート電極、121…第2基板、122…エッチング停止層、123…第2接合層、124…酸化シリコン層、125…マスク層、151…開口、152…開口、153…第1溝、154…第2溝。

請求の範囲

[請求項1]
 第1基板の上に、窒化物半導体からなるバリア層およびチャネル層を、c軸方向に結晶成長する第1工程と、
 窒素を含まない半導体からなる第2基板を用意する第2工程と、
 前記第1基板の前記バリア層および前記チャネル層の側に前記第2基板を貼り合わせる第3工程と、
 前記第1基板を除去し、前記第2基板の上に、前記バリア層および前記チャネル層が形成された状態とする第4工程と、
 前記第1基板を除去した後で、前記バリア層および前記チャネル層に、ゲート電極を形成する領域を挟んで、前記バリア層および前記チャネル層を貫通する第1溝および第2溝を形成する第5工程と、
 前記第1溝の底面および前記第2溝の底面の側より、不純物を導入した窒素を含まない半導体を再成長させることで、前記チャネル層に接触するソース領域、ドレイン領域を、前記第1溝および前記第2溝に形成する第6工程と、
 前記ソース領域の上にオーミック接続するソース電極を形成し、前記ドレイン領域の上にオーミック接続するドレイン電極を形成する第7工程と、
 前記ソース電極と前記ドレイン電極との間の前記バリア層および前記チャネル層の上に、前記ゲート電極を形成する第8工程と
 を備えるトランジスタの作製方法。
[請求項2]
 請求項1記載のトランジスタの作製方法において、
 前記第1工程は、前記バリア層の上に第1接合層を形成し、
 前記第2工程は、前記第2基板の上に第2接合層を形成し、
 前記第3工程では、前記第1接合層と前記第2接合層とを向かい合わせた状態で前記第1基板と前記第2基板とを貼り合わせる
 ことを特徴とするトランジスタの作製方法。
[請求項3]
 請求項1または2記載のトランジスタの作製方法において、
 前記第4工程では、前記バリア層の一部とともに前記第1基板を除去する
 ことを特徴とするトランジスタの作製方法。
[請求項4]
 請求項1または2記載のトランジスタの作製方法において、
 前記第1工程は、前記第1基板の上に犠牲層を介して前記バリア層および前記チャネル層を形成し、
 前記第4工程では、前記犠牲層の一部とともに前記第1基板を除去する
 ことを特徴とするトランジスタの作製方法。
[請求項5]
 請求項1~4のいずれか1項に記載のトランジスタの作製方法において、
 前記第1工程では、+c軸方向に結晶成長することで、前記チャネル層および前記バリア層を、これらの順に前記第1基板の上に成長し、加えて、前記チャネル層の前記第1基板の側に、前記チャネル層のバンドギャップより大きいバンドギャップを有する材料から構成されたゲート分離層を、前記チャネル層に接して形成し、
 前記第8工程では、前記ゲート分離層の上に前記ゲート電極を形成する
 ことを特徴とするトランジスタの作製方法。
[請求項6]
 請求項1~4のいずれか1項に記載のトランジスタの作製方法において、
 前記第1工程では、-c軸方向に結晶成長することで、前記バリア層および前記チャネル層を、これらの順に前記第1基板の上に成長し、
 前記第8工程では、前記バリア層の上に前記ゲート電極を形成する
 ことを特徴とするトランジスタの作製方法。
[請求項7]
 請求項1~6のいずれか1項に記載のトランジスタの作製方法において、
 前記第1基板は、サファイア、Si、SiC、GaN、AlNのいずれかから構成され、
 前記第2基板は、GaAs、InP、Siのいずれかから構成されている
 ことを特徴とするトランジスタの作製方法。
[請求項8]
 請求項1~7のいずれか1項に記載のトランジスタの作製方法において、
 前記チャネル層は、GaN、InGaN、InN、AlGaNのいずれかまたはこれらの積層構造から構成され、
 前記バリア層は、AlGaN、InAlN、InAlGaN、AlN、GaNのいずれかまたはこれらの積層構造によって構成されている
 ことを特徴とするトランジスタの作製方法。

図面

[ 図 1A]

[ 図 1B]

[ 図 1C]

[ 図 1D]

[ 図 1E]

[ 図 1F]

[ 図 1G]

[ 図 1H]

[ 図 1I]

[ 図 1J]

[ 図 1K]

[ 図 2A]

[ 図 2B]

[ 図 2C]

[ 図 2D]

[ 図 2E]

[ 図 2F]

[ 図 2G]

[ 図 2H]

[ 図 2I]

[ 図 3]