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1. WO2020105432 - 積層型半導体装置及びこれに用いる複数のチップ

公開番号 WO/2020/105432
公開日 28.05.2020
国際出願番号 PCT/JP2019/043453
国際出願日 06.11.2019
IPC
H01L 21/60 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
04少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
50サブグループH01L21/06~H01L21/326の一つに分類されない方法または装置を用いる半導体装置の組立
60動作中の装置にまたは装置から電流を流すためのリードまたは他の導電部材の取り付け
H01L 23/12 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
23半導体または他の固体装置の細部
12マウント,例.分離できない絶縁基板
CPC
H01L 23/12
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
23Details of semiconductor or other solid state devices
12Mountings, e.g. non-detachable insulating substrates
出願人
  • 東北マイクロテック株式会社 TOHOKU-MICROTEC CO., LTD [JP]/[JP]
発明者
  • 元吉 真 MOTOYOSHI Makoto
代理人
  • 安保 亜衣子 AMBO Aiko
優先権情報
2018-21871021.11.2018JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) STACKED SEMICONDUCTOR DEVICE AND MULTIPLE CHIPS USED THEREIN
(FR) DISPOSITIF À SEMI-CONDUCTEUR EMPILÉ ET PUCES MULTIPLES UTILISÉES DANS CELUI-CI
(JA) 積層型半導体装置及びこれに用いる複数のチップ
要約
(EN)
[Problem] To provide a stacked semiconductor device capable of easily repairing a mounted chip, shortening a manufacturing time, and preventing waste of resources. [Solution] The present invention comprises: a parent substrate 81 in which unit elements are arranged in unit element regions which are divided along a first lattice and which are defined on a first main surface, and the first main surface is divided into chip mounting regions along a second lattice; chips Xij mounted on the first main surface side, and facing the chip mounting regions; and bump connectors Buv, which are arranged along a third lattice corresponding to the array of the unit elements, temporarily connect the parent substrate and each of the plurality of chips to independently transmit signals from the plurality of unit elements to circuits integrated on the plurality of chips, and couple the parent substrate and the chips through a main connection lower than the height of the temporary connection. The bump connector can be separated into a substrate-side connector and a chip-side connector.
(FR)
La présente invention concerne un dispositif à semi-conducteur empilé capable de réparer facilement une puce montée, de raccourcir un temps de fabrication et d'empêcher le gaspillage de ressources. Plus particulièrement, un dispositif selon l'invention comprend : un substrat mère (81) dans lequel des éléments unitaires sont agencés dans des régions d'élément unitaire qui sont divisées le long d'un premier maillage et qui sont définies sur une première surface principale, la première surface principale étant divisée en régions de montage de puce le long d'un deuxième maillage ; des puces (Xij) montées sur le premier côté de surface principale, et faisant face aux régions de montage de puce ; et des connecteurs à bosse, qui sont agencés le long d'un troisième maillage correspondant au réseau des éléments unitaires, connectant temporairement le substrat mère et chaque puce de la pluralité de puces pour transmettre indépendamment des signaux de la pluralité d'éléments unitaires à des circuits intégrés sur la pluralité de puces, et couplant le substrat mère et les puces par l'intermédiaire d'une connexion principale plus bas que la hauteur de la connexion temporaire. Le connecteur à bosse peut être séparé en un connecteur côté substrat et un connecteur côté puce.
(JA)
【課題】搭載されるチップのリペアの処理が容易で製造時間が短縮され、資源の浪費を防ぐことが可能な積層型半導体装置を提供する。 【解決手段】第1主面に定義される第1格子に沿って分割された単位素子領域に単位素子を配列し、第2格子に沿って第1主面をチップ搭載領域に分割した親基板81と、チップ搭載領域に対向して、第1主面側に搭載されたチップXijと、単位素子の配列に対応した第3格子に沿って配列され、親基板と複数のチップのそれぞれを仮接続して複数の単位素子からの信号を複数のチップに集積化された回路に独立して伝達し、仮接続の高さよりも低い本接続によって親基板とチップを結合するバンプ接続体Buvを備える。バンプ接続体が基板側接続部とチップ側接続部に分離可能である。
国際事務局に記録されている最新の書誌情報