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1. WO2020105182 - 電圧制御発振器およびそれを用いたPLL回路

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明 細 書

発明の名称 電圧制御発振器およびそれを用いたPLL回路

技術分野

0001  

背景技術

0002   0003  

先行技術文献

特許文献

0004  

発明の概要

発明が解決しようとする課題

0005   0006  

課題を解決するための手段

0007   0008   0009  

発明の効果

0010  

図面の簡単な説明

0011  

発明を実施するための形態

0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073  

産業上の利用可能性

0074  

符号の説明

0075  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19  

図面

1   2   3   4   5   6   7   8   9  

明 細 書

発明の名称 : 電圧制御発振器およびそれを用いたPLL回路

技術分野

[0001]
 本発明は電圧制御発振器(Voltage Controlled Oscillator,以下「VCO」ともいう)、およびそれを使用したPLL(Phase Locked Loop)回路に関する。

背景技術

[0002]
 VCOは入力電圧に対応した周期的な発振信号を生成する回路であり、PLL回路等において使用される。近年、半導体集積回路の高速化にともない、PLL回路に対して安定かつ高速なクロックを生成することが要求されており、その実現のためにVCOも安定かつ高速な発振が必要となる。
[0003]
 特許文献1には、VCOに含まれるリングオシレータの電流源として、入力電圧がゲートに接続されたトランジスタと、電源電圧がゲートに接続されたトランジスタ(定電流源)とが並列に接続された回路が開示されている。

先行技術文献

特許文献

[0004]
特許文献1 : 特開平8-88565号公報

発明の概要

発明が解決しようとする課題

[0005]
 従来技術の回路では、VCOを高速に発振させるためにリングオシレータに流れる電流を大きくすると、電流源となるトランジスタの動作が飽和領域から外れて、安定な動作ができないという課題があった。
[0006]
 本開示は、上記課題に鑑みてなされたものであり、安定かつ高速な発振が可能なVCOを提供するものである。

課題を解決するための手段

[0007]
 本開示の一態様における電圧制御発振器は、入力端子に受けた入力電圧に応じた発振信号を出力端子から出力する。電圧制御発振器は、ゲートが前記入力端子に接続され、ソースが第1電源に接続され、ドレインが第1ノードに接続された第1導電型の第1トランジスタと、ゲートが第1バイアス電圧に接続され、ソースが前記第1電源と電位の異なる第2電源に接続され、ドレインが前記第1ノードに接続された前記第1導電型と導電型の異なる第2導電型の第2トランジスタと、前記第1ノードと前記第1電源との間に直列接続された複数段のインバータを有し、最終段のインバータの出力が前記出力端子および初段のインバータの入力に接続され、前記出力端子から前記発振信号を出力するインバータリングとを備えている。
[0008]
 ところで、電圧制御発振器が、安定かつ高速に発振するためには、インバータリングに流れる電流が大きくかつ変動しないことが求められる。そこで、上記態様の構成において、インバータリングに流れる電流を相対的に大きくするとともに、第1トランジスタおよび第2トランジスタを飽和領域で動作させることが望まれる。
[0009]
 本態様の構成では、インバータリングに流れる電流を増加させた場合、第1ノードと第1電源との間の電圧(リングオシレータの電源間に印加される電圧)が上昇する。このとき、第1ノードと第1電源との間に接続された第1トランジスタのドレイン-ソース電圧も上昇するので、第1トランジスタをより安定的に飽和領域で動作させることができる。また、第2トランジスタのゲートにバイアス電圧を与えるようにしているので、第1ノードと第2電源との間の電圧が上昇した場合でも、第2トランジスタを飽和領域で動作させることが可能になる。これにより、リングオシレータを高い周波数で安定発振させることができ、ひいては、電圧制御発振器を高い周波数で安定発振させることができる。

発明の効果

[0010]
 安定かつ高速な発振が可能な電圧制御発振器(VCO)を提供することができる。

図面の簡単な説明

[0011]
[図1] 実施形態のPLL回路の構成を示すブロック図
[図2] 実施形態の電圧制御発振器(VCO)の回路構成例を示す図
[図3] 実施形態のVCOの他の回路構成例を示す図
[図4] 実施形態のVCOの他の回路構成例を示す図
[図5] 実施形態のVCOの他の回路構成例を示す図
[図6] 実施形態のVCOの他の回路構成例を示す図
[図7] リングオシレータの他の回路構成例を示す図
[図8] 実施形態のVCOの他の回路構成例を示す図
[図9] 比較例のVCOの回路構成例を示す図

発明を実施するための形態

[0012]
 以下、実施の形態について、図面を参照して説明する。
[0013]
 -PLL回路の構成-
 図1に示すように、PLL回路1は、位相比較器2と、チャージポンプ回路3と、ループフィルタ4と、VCO5と、分周器6とを備えている。
[0014]
 位相比較器2は、入力端子CINに、外部から入力されたリファレンスクロックとしての外部クロック信号REFCLKと、分周器6から出力されるフィードバッククロック信号FBCLKとを受ける。そして、位相比較器2は、両クロック信号REFCLK,FBCLKの位相を比較し、その比較結果に基づいて、チャージポンプ回路3に出力するUP信号またはDOWN信号の一方を活性状態にする。
[0015]
 チャージポンプ回路3は、位相比較器2からUP信号およびDOWN信号を受け、チャージポンプ動作を行う。
[0016]
 ループフィルタ4は、チャージポンプ回路3の出力信号を受け、VCO5を制御するための制御電圧Vinに変換して出力する。
[0017]
 VCO5は、入力端子PINを介してループフィルタ4から制御電圧Vin(入力電圧に相当)を受け、制御電圧Vinに応じた周波数で発振し、出力端子POUTから出力クロック信号CLKOUT(発振信号に相当)を出力する。出力クロック信号CLKOUTは、PLL回路1の出力端子COUTを介してPLL回路1の外部に出力される。本開示の技術は、VCO5の構成に特徴があり、後ほど詳細に説明する。
[0018]
 分周器6は、VCO5から出力された出力クロック信号CLKOUTを受けて、任意に設定された分周比で分周された結果をフィードバッククロック信号FBCLKとして出力する。
[0019]
 -VCOの構成-
 図2は、本実施形態の電圧制御発振器(VCO)の回路構成例を示す図である。
[0020]
 VCO5は、制御電圧Vinが入力される入力端子PINと、ゲートが入力端子PINに接続されたN型(第1導電型に相当)の第1トランジスタM1と、P型(第2導電型に相当)の第2トランジスタM2と、リングオシレータ51とを備えている。
[0021]
 第1トランジスタM1は、ソースがグランドVSS(第1電源に相当)に接続され、ドレインが第1ノードN1に接続されている。なお、本開示で「接続」とは、電気的に接続されていることを広く包含する概念であり、直接接続されているものに加えて、受動素子等を介して間接的かつ電気的に接続されているものを含む。例えば、「第1トランジスタM1のソースがグランドに接続されている」とは、図2に示すように、第1トランジスタM1のソースが、抵抗素子R1を介してグランドVSSに接続されているものを含む。なお、抵抗素子R1は、省いてもよい(図3~図6参照)が、抵抗素子R1を設けることで、フリッカノイズを低減することができる。
[0022]
 第2トランジスタM2は、ソースが電源VDD(第2電源に相当)に接続され、ドレインが第1ノードN1に接続されている。第2トランジスタM2のゲートは、所定の第1バイアス電圧VB1に接続されている。なお、図2では、第2トランジスタM2のソースは、抵抗素子R2を介して電源VDDに接続されている。なお、抵抗素子R1の場合と同様に、図2の構成から抵抗素子R2および後述する抵抗素子R3,R4を省いてもよいが(図3~図6参照)、抵抗素子R2~R4を設けることで、フリッカノイズを低減することができる。
[0023]
 リングオシレータ51は、リングオシレータ51を流れる電流Irに応じた周波数(概ね比例した周波数)で発振する回路である。図2では、リングオシレータ51が、第1ノードN1とグランドVSSとの間に接続されたインバータリング53で構成されている例を示している。換言すると、インバータリング53と第2トランジスタM2とは、第1ノードN1を介して接続されている。
[0024]
 インバータリング53は、複数段(図2では3段)のインバータ52が直列に接続された構成となっており、最終段のインバータ52の出力が出力端子POUTおよび初段のインバータ52の入力に接続されている。
[0025]
 なお、VCO5は、第1ノードN1に設けられたカスコードトランジスタM4を備えていてもよい。図2の例では、VCO5が、P型のカスコードトランジスタM4と、第1バイアス電圧VB1に応じた一定電圧をカスコードトランジスタM4のゲートに与えるバイアス回路55とを備えている例を示している。
[0026]
 カスコードトランジスタM4は、第2トランジスタM2のドレインとリングオシレータ51の正極側の電源ノードとの間に接続されている。そして、第1トランジスタM1のドレインが、第2トランジスタM2のドレインとカスコードトランジスタM4のソースとの間に接続されている。
[0027]
 バイアス回路55は、カレントミラー回路を含んだ回路構成となっており、2つのP型トランジスタM5,M8と、2つのN型トランジスタM6,M7とを備えている。また、バイアス回路55と電源VDDとの間には、前述の抵抗素子R2と対応する位置に、フリッカノイズ低減のための抵抗素子R3,R4が設けられている。
[0028]
 P型トランジスタM5は、ゲートが第1バイアス電圧VB1に接続され、ソースが抵抗素子R3を介して電源VDDに接続されている。P型トランジスタM5のドレインは、N型トランジスタM6のドレインおよびゲート、並びに、N型トランジスタM7のゲートに接続されている。N型トランジスタM6のソースは、グランドVSSに接続されている。N型トランジスタM7は、ソースがグランドVSSに接続され、ドレインがP型トランジスタM8および抵抗素子R4を介して電源VDDに接続されている。これにより、バイアス回路55では、P型トランジスタM5に第1バイアス電圧VB1に応じた電流I3が流れ、電流I3に応じたミラー電流I4がN型トランジスタM7に流れる。
[0029]
 N型トランジスタM7のドレインは、P型トランジスタM8のドレインおよびゲート、並びに、カスコードトランジスタM4のゲートに接続されている。これにより、第1バイアス電圧VB1に応じた一定の第2バイアス電圧VB2がカスコードトランジスタM4のゲートに印加される。
[0030]
 このように、カスコードトランジスタM4を設けることで、カスコードトランジスタM4が、リングオシレータ51の正極側の電源ノードの電圧変動に対するシールドとしてはたらき、第2トランジスタM2のドレインにその電圧変動が伝わりにくいようにしている。
[0031]
 さらに、VCO5は、電源VDDと第2トランジスタM2のゲートとの間に、電源ノイズや、第1バイアス電圧VB1に重畳したクロストークノイズを低減するための容量素子C1を設けてもよい。
[0032]
 以上のように、本開示のVCO5では、第2トランジスタM2のゲートに一定の第1バイアス電圧VB1を印加し、第2トランジスタM2に定電流I2を流すようにしている。また、第1トランジスタM1には、ゲートに制御電圧Vinを印加し、制御電圧Vinに応じた電流I1を流すようにしている。すなわち、本開示のVCO5では、第2トランジスタM2を流れる電流から、制御電圧Vinに応じた電流I1を引いた差電流Ir(Ir=I2-I1)をリングオシレータ51に流してリングオシレータ51の発振周波数を制御している。このような構成にすることにより、リングオシレータ51を高い周波数で安定発振させることができる。
[0033]
 以下において、リングオシレータ51の高い周波数での安定発振について、より具体的に説明する。以下の説明では、説明の理解を容易にするために、図3の回路を参照しつつ説明する。なお、図3の構成と図2および後述する図4~6,8の構成との基本的な原理は同じなので、以下の説明を図2,4~6,8のVCO5の説明として捉えても差し支えない。
[0034]
 図3の構成では、図2の構成と比較して、カスコードトランジスタM4およびバイアス回路55が省かれている。さらに、第2トランジスタM2と電源VDDとの間に接続された容量素子C1、および、抵抗素子R1~R4が省かれている。
[0035]
 図3のVCO5において、リングオシレータ51が高い周波数で安定発振するためには、リングオシレータ51に流れる電流Irが大きくかつ変動しないことが求められる。すなわち、(A)第1トランジスタM1を飽和領域で動作させ、(B)第2トランジスタM2を飽和領域で動作させつつ、(C)リングオシレータ51に流れる電流Irを相対的に大きくすることが望まれる。
[0036]
 ところで、一般的にトランジスタMaが飽和領域で動作するとき、トランジスタMaに流れる電流Iaは下式(1)で表される。
[0037]
[数1]


[0038]
 ここで、トランジスタMaが飽和領域で動作するためには、下式(2)の条件を満たす必要がある。
[0039]
[数2]


[0040]
 上式(1),(2)において、βはプロセス定数やデバイス寸法で決まる値、VGSはトランジスタMaのゲート-ソース電圧、VTHはトランジスタMaのしきい値、VDSはトランジスタMaのドレイン-ソース電圧である。
[0041]
 上式(2)より、トランジスタMaを飽和領域で動作させるには、(VGS-VTH)をVDSよりも低くする必要がある。VDSが低い場合には、(VGS-VTH)の上限が制限されるので、式(1)で電流Iaを大きくするためには、βを大きくする必要があることがわかる。
[0042]
 図3の構成に戻り、まず、「(A)第1トランジスタM1の飽和領域での動作」について説明する。
[0043]
 第1トランジスタM1のゲートには、可変制御される制御電圧Vinが印加されている。すなわち、制御電圧Vinは、低い場合も高い場合もあるので、第1トランジスタM1のゲート-ソース電圧VGS1(以下、単にVGS1という)が低い場合も高い場合もあり得ることになる。そこで、第1トランジスタM1のVGS1が高い場合でも、第1トランジスタM1が飽和領域で動作するように、第1トランジスタM1のドレイン-ソース電圧VDS1(以下、単にVDS1という)を高く設定しておくのが望ましい(上式(2)参照)。
[0044]
 次に、「(C)リングオシレータ51に流れる電流Irを大きくすること」および「(B)第2トランジスタM2の飽和領域での動作」について説明する。
[0045]
 電流Irを大きくするために、第2トランジスタM2に流れる電流I2を大きくする場合、上式(1)より、第2トランジスタM2のβ値を大きい値に設定するとよい。
[0046]
 ここで、第2トランジスタM2のゲートには、第1バイアス電圧VB1が接続されている。すなわち、第2トランジスタM2のゲート-ソース電圧VGS2(以下、単にVGS2という)は、任意に設定することができる定電圧になっている。そこで、第1バイアス電圧VB1を、「(VGS2-VTH2)>0」を満たすような低い値に設定することで、第2トランジスタM2のβ値を大きくした場合でも、第2トランジスタM2を飽和領域で動作させることができる。ここで、VTH2は、第2トランジスタM2のしきい値である。
[0047]
 以上のように、本開示の構成とすることにより、リングオシレータ51が高い周波数で安定発振するための条件(A)~(C)を充足させることができる。
[0048]
 ここで、リングオシレータの発振周波数を高めていくためには、リングオシレータ51に流れる電流Irを相対的に大きくしていく必要がある。一方で、電流Irを大きくすると、それにしたがって、リングオシレータ51の正極側の電源ノードと負極側の電源ノードとの間に印加される電圧、すなわち、第1ノードN1とグランドVSSとの間の電圧Vr(以下、単に電圧Vrともいう)も上昇する。
[0049]
 以下の式(3)は、電圧Vr(第1トランジスタM1のVDS1)と、電源VDDの電圧Vddと、第2トランジスタM2のドレイン-ソース電圧VDS2(以下、単にVDS2という)との関係を示している。
[0050]
[数3]


[0051]
 前述のとおり、第1トランジスタM1を飽和領域で動作させるために、第1トランジスタM1のVDS1を高く設定しておく必要がある。本開示のVCO5では、第1トランジスタM1と、リングオシレータ51とが並列に接続されているため、第1トランジスタM1のVDS1を高く設定することで、同時に電圧Vrも高くすることができる。さらに、第2トランジスタM2に流れる電流I2を大きくするために、第2トランジスタM2のβ値を大きくした場合でも、第1バイアス電圧VB1を相対的に低く調整することで、VDS2を高くすることなく第2トランジスタM2を飽和領域で動作させることができる。これにより、電圧Vrを高くすることができ、ひいては、電流Irを大きくすることができる。すなわち、本実施形態の構成によると、リングオシレータ51を高い周波数で安定発振させることができ、ひいては、VCO5やPLL回路1を高い周波数で安定発振させることができる。
[0052]
 -比較例-
 図9は、比較例の電圧制御発振器(VCO)の回路構成例を示す図である。図9の比較例では、引用文献1のうち、本願との関連性の高い構成要素を抽出して記載している。
[0053]
 比較例のVCO8は、制御電圧Vinが入力される入力端子PINと、ゲートが入力端子PINに接続されたN型トランジスタM81と、N型トランジスタM81に並列接続されたN型トランジスタM82と、リングオシレータ81とを備えている。
[0054]
 N型トランジスタM81は、ソースがグランドVSSに接続され、ドレインがノードN8に接続されている。N型トランジスタM82は、ソースがグランドVSSに接続され、ドレインがノードN8に接続されている。N型トランジスタM82のゲートは電源VDDに接続されている。リングオシレータ81は、3段のインバータ82からなるインバータリング83で構成され、ノードN8と電源VDDとの間に接続されている。
[0055]
 比較例のVCO8では、N型トランジスタM82のゲートに電源電圧Vddを印加することでN型トランジスタM82に定電流I82を流している。また、N型トランジスタM81には、制御電圧Vinを印加することで、制御電圧Vinに応じた電流I81が流れるようにしている。
[0056]
 前述のとおり、リングオシレータ81は、リングオシレータ81を流れる電流Ir8に応じた周波数で発振する。比較例のVCO8では、電流I81と定電流I82とが足し合わされて電流Ir8(Ir8=I81+I82)としてリングオシレータ51に流れ、その電流Ir8によりリングオシレータ81の発振周波数が制御される。
[0057]
 ここで、実施形態と同様に、リングオシレータ81を高い周波数で安定発振させるためには、N型トランジスタM81,M82を飽和領域で動作させる必要がある。
[0058]
 VCO8では、N型トランジスタM82のゲートが電源VDDに接続されているので、N型トランジスタM82のゲート-ソース電圧VGS82(以下、単にVGS82という)は、電源電圧Vddとなる。そうすると、N型トランジスタM82のVGS82とVTH82との差(VGS82-VTH82)が、実施形態の構成と比較して高くなる。すなわち、N型トランジスタM82のドレイン-ソース電圧VDS82(以下、単にVDS82という)を実施形態の場合よりも高く設定しないと、N型トランジスタM82を飽和領域動作させることができないという問題がある。ここで、VTH82はN型トランジスタM82のしきい値である。
[0059]
 以下の式(4)は、リングオシレータ81の正極側の電源ノードと負極側の電源ノードとの間に印加される電圧Vr8、電源VDDの電圧Vdd、N型トランジスタM82のVDS82、および、N型トランジスタM81のドレイン-ソース電圧VDS81(以下、単にVDS81という)の関係を示している。
[0060]
[数4]


[0061]
 前述の説明から、N型トランジスタM82を飽和領域で動作させるに、N型トランジスタM82のVDS82を相対的に高くする必要があるが、式(4)の関係から、N型トランジスタM82のVDS82が高いと電圧Vr8は低くなる。
[0062]
 したがって、比較例では、実施形態と比較して、リングオシレータ81に流れる電流Ir8を大きくすることが困難である。
[0063]
 以上のように、本実施形態におけるVCO5は、ゲートが入力端子PINに接続され、ソースがグランドVSSに接続され、ドレインが第1ノードN1に接続された第1トランジスタM1と、ゲートが第1バイアス電圧VB1に接続され、ソースが電源VDDに接続され、ドレインが第1ノードN1に接続された第2トランジスタM2と、第1ノードN1とグランドVSSとの間に設けられたリングオシレータ51とを備えている。
[0064]
 換言すると、上記実施形態のVCO5では、第1トランジスタM1と、リングオシレータ51とが並列に接続されている。また、第2トランジスタM2とリングオシレータ51とが、電源VDD-グランドVSS間で記載順に直列に接続されている。すなわち、VCO5が、リングオシレータ51に流れる電流Irを増加させた場合に、第1トランジスタM1のVDS1も上昇するように構成されているので、第1トランジスタM1をより安定的に飽和領域で動作させることができる。また、第2トランジスタM2のゲートにバイアス電圧を与えるようにしているので、電流Irを増加させることで電圧Vrが上昇した場合でも、第2トランジスタM2を飽和領域で動作させることができる。これにより、リングオシレータ51を高い周波数で安定発振させることができ、ひいては、VCO5を高い周波数で安定発振させることができる。
[0065]
 VCO5は、電源VDDと、第2トランジスタM2のゲートとの間に接続された容量素子C1を備えていてもよい。図4では、図3の回路構成に、容量素子C1を追加した例を示している。容量素子C1は、第2トランジスタM2のVGS2を一定に保持するように働くので、第2トランジスタM2に流れる定電流I2の変動を抑えることができる。これにより、インバータリング53に流れる電流Irの変動を抑えることができ、VCO5の発振周波数の変動を抑えることができる。
[0066]
 VCO5は、第2トランジスタM2とインバータリング53との間に接続されたカスコードトランジスタM4を備えていてもよい。このとき、カスコードトランジスタM4のゲートには、第1バイアス電圧VB1に応じた第2バイアス電圧VB2が接続されている。図5では、図4の回路構成に、カスコードトランジスタM4を追加した例を示している。このような構成にすることで、インバータリング53の正極側の電源ノードの電圧変動に対して、カスコードトランジスタM4がシールドとして機能し、第2トランジスタM2のドレインにインバータリング53の正極側の電源ノードの電圧変動が伝達されにくい。これにより、第2トランジスタM2のVDS2の変動が抑制される。したがって、電流Irの変動も抑制され、VCO5の発振周波数の変動を抑制することができる。
[0067]
 VCO5は、第2トランジスタM2と、第1バイアス電圧VB1との間に、抵抗素子R5(第3抵抗素子に相当)を接続し、抵抗素子R5と容量素子C1とでRCフィルタ回路を構成するようにしてもよい。図6では、図5の回路構成に、抵抗素子R5を追加した例を示している。これにより、例えば、第1バイアス電圧VB1を生成する回路(図示省略)で発生する熱ノイズやフリッカノイズをフィルタリングすることができる。すなわち、第2トランジスタM2のゲートに与えられる電圧に重畳される熱ノイズやフリッカノイズを低減することができる。これにより、定電流I2や電流Irの変動を抑制することができるので、VCO5の発振周波数の微小な変動を抑制することができる。
[0068]
 VCO5において、第1トランジスタM1とグランドVSSとの間に抵抗素子R1が接続されていてもよく、第2トランジスタM2と電源VDDとの間に抵抗素子R2が接続されていてもよい(図2参照)。一般的に、トランジスタに電流が流れるとフリッカノイズが発生し、このフリッカノイズが、VCOの発振周波数を微小に変動させるおそれがある。そこで、抵抗素子R1を設けることで第1トランジスタM1のフリッカノイズを低減させることができる。同様に、抵抗素子R2を設けることで、第2トランジスタM2のフリッカノイズを低減させることができる。なお、図2では、抵抗素子R1,R2の両方が接続されている例を示しているが、いずれか一方であってもよい。また、図2に示すように、バイアス回路55を設けた場合において、抵抗素子R2を接続する場合には、抵抗素子R2と対応する位置(電源VDDとトランジスタM5,M8との間)に、それぞれ、抵抗素子R3,R4を接続するのが望ましい。
[0069]
 なお、上記の実施形態で説明した各図面において、トランジスタの導電型および電源の極性を反転させるようにしてもよい。図8は、図4の構成について、トランジスタの導電型および電源の極性を反転させた例を示している。図8の構成において、P型(第1導電型に相当)のトランジスタM11が図4の第1トランジスタM1に対応し、N型(第2導電型に相当)のトランジスタM12が図4の第2トランジスタM2に対応している。また、図8のリングオシレータ511、インバータ521、インバータリング531が、それぞれ、図4のリングオシレータ51、インバータ52、インバータリング53に対応し、図8容量素子C11が図4の容量素子C1に対応している。なお、図8の構成においても、基本的な動作は、図4の場合と同様であり、ここではその詳細説明を省略する。また、図4以外の構成(例えば、図2,3,5,6)においても、上記と同様に、トランジスタの導電型および電源の極性を反転させることができ、同様の効果が得られる。
[0070]
 また、上記の実施形態では、リングオシレータ51のインバータリング53を構成するインバータ52は、シングルエンドのインバータであるものとしたが、例えば、図7に示すようにインバータリング53に差動方式のインバータ52を用いるようにしてもよく、同様の効果が得られる。なお、具体的なインバータの内部構成は、特に限定されるものではなく、従来から知られている種々の構成の回路を適用することができる。
[0071]
 また、上記実施形態では、インバータリング53を構成するインバータ52の段数は、3段であるものとして説明したが、例えば、5段以上であってもよい。差動方式のインバータ52を用いる場合においても同様であり、例えば、インバータリング53を2段以上のインバータ52で構成してもよい。なお、具体的な図示は省略するが、インバータリング53に偶数段の差動方式のインバータ52を用いる場合、最終段のインバータ52の出力を、初段のインバータ52の反対極性の入力端子に接続する。
[0072]
 また、上記の実施形態では、リングオシレータ51は、複数のインバータ52を直列に接続したインバータリング53で構成されているものとしたが、これに限定されない。例えば、複数のインバータ52のうちの少なくとも一部(一部または全部)を、NAND回路で構成してもよい。また、リングオシレータ51を構成するインバータ52に、CML(Current Mode Logic)回路を使用してもよい。
[0073]
 また、上記で説明した実施形態およびその変形例は、組み合わせて別の実施形態とすることが可能である。例えば、図4の構成において、第1バイアス電圧VB1に、図6に示した抵抗素子R5を接続するようにしてもよく、同様の効果が得られる。

産業上の利用可能性

[0074]
 本開示によると、安定かつ高速な発振が可能な電圧制御発振器(VCO)を提供することができるので、例えば、LSIの高速化等の性能向上に有用である。

符号の説明

[0075]
1 PLL回路
2 位相比較器
3 チャージポンプ回路
4 ループフィルタ
5 VCO(電圧制御発振器)
52 インバータ
53 インバータリング
M1 第1トランジスタ
M2 第2トランジスタ
M4 カスコードトランジスタ
PIN 入力端子
POUT 出力端子
N1 第1ノード
C1 容量素子
R1,R2 抵抗素子
Vin 制御電圧(入力電圧)
CLKOUT 出力クロック信号(発振信号)
VB1 バイアス電圧(第1バイアス電圧)
VB2 バイアス電圧(第2バイアス電圧)
VDD 電源(第2電源)
VSS グランド(第1電源)

請求の範囲

[請求項1]
 入力端子に受けた入力電圧に応じた発振信号を出力端子から出力する電圧制御発振器であって、
 ゲートが前記入力端子に接続され、ソースが第1電源に接続され、ドレインが第1ノードに接続された第1導電型の第1トランジスタと、
 ゲートが第1バイアス電圧に接続され、ソースが前記第1電源と電位の異なる第2電源に接続され、ドレインが前記第1ノードに接続された前記第1導電型と導電型の異なる第2導電型の第2トランジスタと、
 直列接続された複数段のインバータで構成されているインバータリングとを備え、
 前記インバータリングは、前記第1ノードと前記第1電源との間に接続され、当該インバータリングの最終段のインバータの出力が前記出力端子および初段のインバータの入力に接続されている
ことを特徴とする電圧制御発振器。
[請求項2]
 請求項1に記載の電圧制御発振器において、
 前記第2電源と、前記第2トランジスタのゲートとの間に接続された容量素子を備えている
ことを特徴とする電圧制御発振器。
[請求項3]
 請求項2に記載の電圧制御発振器において、
 前記第1ノードに設けられ、ゲートに前記第1バイアス電圧に応じた第2バイアス電圧が接続されたカスコードトランジスタを備え、
 前記第1トランジスタのドレインは、前記第2トランジスタのドレインと前記カスコードトランジスタのソースとの間に接続されている
ことを特徴とする電圧制御発振器。
[請求項4]
 請求項3に記載の電圧制御発振器において、
 前記第1トランジスタと前記第1電源との間に第1抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
[請求項5]
 請求項3に記載の電圧制御発振器において、
 前記第2トランジスタと前記第2電源との間に第2抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
[請求項6]
 請求項3に記載の電圧制御発振器において、
 前記第2トランジスタと、前記第1バイアス電圧との間に、第3抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
[請求項7]
 請求項4に記載の電圧制御発振器において、
 前記第2トランジスタと、前記第1バイアス電圧との間に、第3抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
[請求項8]
 請求項5に記載の電圧制御発振器において、
 前記第2トランジスタと、前記第1バイアス電圧との間に、第3抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
[請求項9]
 請求項1に記載の電圧制御発振器において、
 前記第1ノードに設けられ、ゲートに前記第1バイアス電圧に応じた第2バイアス電圧が接続されたカスコードトランジスタを備え、
 前記第1トランジスタのドレインは、前記第2トランジスタのドレインと前記カスコードトランジスタのソースとの間に接続されている
ことを特徴とする電圧制御発振器。
[請求項10]
 請求項9に記載の電圧制御発振器において、
 前記第1トランジスタと前記第1電源との間に第1抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
[請求項11]
 請求項3に記載の電圧制御発振器において、
 前記第2トランジスタと前記第2電源との間に第2抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
[請求項12]
 請求項1に記載の電圧制御発振器において、
 前記第1トランジスタと前記第1電源との間に第1抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
[請求項13]
 請求項1に記載の電圧制御発振器において、
 前記第2トランジスタと前記第2電源との間に第2抵抗素子が接続されている
ことを特徴とする電圧制御発振器。
[請求項14]
 請求項1記載の電圧制御発振器において、
 前記インバータリングに含まれる前記複数段のインバータは、差動方式のインバータである
ことを特徴とする電圧制御発振器。
[請求項15]
 入力端子に受けた入力電圧に応じた発振信号を出力端子から出力する電圧制御発振器であって、
 ゲートが前記入力端子に接続され、ソースが第1電源に接続され、ドレインが第1ノードに接続された第1導電型の第1トランジスタと、
 ゲートが第1バイアス電圧に接続され、ソースが前記第1電源と電位の異なる第2電源に接続され、ドレインが前記第1ノードに接続された、前記第1導電型と導電型の異なる第2導電型の第2トランジスタと、
 前記第1ノードと前記第1電源との間に設けられ、前記出力端子から前記発振信号を出力する電流駆動型のリングオシレータとを備えている
ことを特徴とする電圧制御発振器。
[請求項16]
 請求項15記載の電圧制御発振器において、
 前記リングオシレータは、直列接続された複数段のインバータで構成されるインバータリングを備え、
 前記インバータリングは、前記第1ノードと前記第1電源との間に接続され、当該インバータリングの最終段のインバータの出力が前記出力端子および初段のインバータの入力に接続されている
ことを特徴とする電圧制御発振器。
[請求項17]
 請求項15に記載の電圧制御発振器において、
 前記第1ノードに設けられ、ゲートに前記第1バイアス電圧に応じた第2バイアス電圧が接続されたカスコードトランジスタを備え、
 前記第1トランジスタのドレインは、前記第2トランジスタのドレインと前記カスコードトランジスタのソースとの間に接続されている
ことを特徴とする電圧制御発振器。
[請求項18]
 外部から受けた外部クロック信号と、フィードバッククロック信号の位相を比較する位相比較器と、
 前記位相比較器の位相比較結果を受けて、チャージポンプ動作をするチャージポンプと、
 チャージポンプの出力を制御電圧に変換するループフィルタと、
 前記制御電圧を前記入力電圧として受け、前記制御電圧に応じた発振信号を出力する請求項1に記載の電圧制御発振器と、
 前記電圧制御発振器から出力された前記発振信号を分周して、前記フィードバッククロック信号として出力する分周器とを備えている
ことを特徴とするPLL回路。
[請求項19]
 外部から受けた外部クロック信号と、フィードバッククロック信号の位相を比較する位相比較器と、
 前記位相比較器の位相比較結果を受けて、チャージポンプ動作をするチャージポンプと、
 チャージポンプの出力を制御電圧に変換するループフィルタと、
 前記制御電圧を前記入力電圧として受け、前記制御電圧に応じた発振信号を出力する請求項15に記載の電圧制御発振器と、
 前記電圧制御発振器から出力された前記発振信号を分周して、前記フィードバッククロック信号として出力する分周器とを備えている
ことを特徴とするPLL回路。


図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]