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1. WO2020085256 - 半導体装置製造方法

公開番号 WO/2020/085256
公開日 30.04.2020
国際出願番号 PCT/JP2019/041196
国際出願日 18.10.2019
IPC
H01L 21/304 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
04少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18不純物,例.ドーピング材料,を含むまたは含まない周期表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
30H01L21/20~H01L21/26に分類されない方法または装置を用いる半導体本体の処理
302表面の物理的性質または形状を変換するため,例.エッチング,ポリシング,切断
304機械的処理,例.研摩,ポリシング,切断
H01L 21/02 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
H01L 25/065 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
25複数の個々の半導体または他の固体装置からなる組立体
03すべての装置がグループH01L27/00~H01L51/00の同じサブグループに分類される型からなるもの,例.整流ダイオードの組立体
04個別の容器を持たない装置
065装置がグループH01L27/00に分類された型からなるもの
H01L 25/07 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
25複数の個々の半導体または他の固体装置からなる組立体
03すべての装置がグループH01L27/00~H01L51/00の同じサブグループに分類される型からなるもの,例.整流ダイオードの組立体
04個別の容器を持たない装置
07装置がグループH01L29/00に分類された型からなるもの
H01L 25/18 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
25複数の個々の半導体または他の固体装置からなる組立体
18装置がグループH01L27/00~H01L51/00の同じメイングループの2つ以上の異なるサブグループに分類される型からなるもの
出願人
  • 株式会社ダイセル DAICEL CORPORATION [JP]/[JP]
発明者
  • 辻直子 TSUJI, Naoko
代理人
  • 特許業務法人後藤特許事務所 GOTO & CO.
優先権情報
2018-19901023.10.2018JP
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR DEVICE MANUFACTURING METHOD 
(FR) PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEUR 
(JA) 半導体装置製造方法
要約
(EN)
Provided is a technique within a semiconductor device manufacturing method in which semiconductor elements are layered in a multilayered manner by layering wafers that have semiconductor elements formed therein, said technique being appropriate for layering thin wafers in a multilayered manner via adhesive bonding, while avoiding wafer damage. This method includes a bonding step and a removal step. In the bonding step, an element formation surface 3a side of a wafer 3 is bonded, via an adhesive, with a back surface 1b side of a thinned wafer 1T of a reinforcement wafer 1R, which has a layered structure of a support substrate S, a temporary adhesive layer 2, and the thinned wafer 1T. A temporary adhesive for forming the temporary adhesive layer 2 includes a polyvalent vinyl ether compound, a compound that has two or more hydroxy groups or carboxy groups and can form a polymer with the polyvalent vinyl ether compound, and a thermoplastic resin. The adhesive includes a polymerizable group-including polyorganosilsesquioxane. In the removal step, a condition of temporary adhesion between the support substrate S and the thinned wafer 1T due to the temporary adhesive layer 2 is released, and the support substrate S is removed.
(FR)
L'invention concerne une technique dans un procédé de fabrication de dispositif à semi-conducteur dans lequel des éléments semi-conducteurs sont stratifiés de manière multicouche par stratification de tranches qui ont des éléments semi-conducteurs formés à l'intérieur de celles-ci, ladite technique étant appropriée pour la stratification de tranches minces d'une manière multicouche par collage adhésif, tout en évitant un endommagement de tranche. Le procédé comprend une étape de liaison et une étape de retrait. Lors de l'étape de liaison, un côté de surface de formation d'élément 3a d'une tranche 3 est lié, par l'intermédiaire d'un adhésif, avec un côté de surface arrière 1b d'une tranche amincie 1T d'une tranche de renforcement 1R, qui a une structure stratifiée d'un substrat de support S, d'une couche adhésive temporaire 2, et de la tranche amincie 1T. Un adhésif temporaire pour former la couche adhésive temporaire 2 comprend un composé d'éther vinylique polyvalent, un composé qui a au moins deux groupes hydroxy ou des groupes carboxy et peut former un polymère avec le composé d'éther vinylique polyvalent, et une résine thermoplastique. L'adhésif comprend un polyorganosilsesquioxane comprenant un groupe polymérisable. Lors de l'étape de retrait, une condition d'adhérence temporaire entre le substrat de support S et la tranche amincie 1T due à la couche adhésive temporaire 2 est libérée, et le substrat de support S est retiré.
(JA)
半導体素子の作り込まれたウエハの積層を経て半導体素子が多層化される半導体装置製造方法において、ウエハ破損を回避しつつ接着剤接合を介して薄いウエハを多層化するのに適した手法を提供する。本発明の方法は、接合工程と取外し工程を含む。接合工程では、支持基板Sと仮接着剤層2と薄化ウエハ1Tとの積層構造を有する補強ウエハ1Rにおける薄化ウエハ1Tの裏面1b側と、ウエハ3の素子形成面3a側とを、接着剤を介して接合する。仮接着剤層2を形成するための仮接着剤は、多価ビニルエーテル化合物と、ヒドロキシ基またはカルボキシ基を二つ以上有して多価ビニルエーテル化合物と重合体を形成しうる化合物と、熱可塑性樹脂とを含有する。接着剤は重合性基含有ポリオルガノシルセスキオキサンを含有する。取外し工程では、支持基板Sと薄化ウエハ1Tとの間の仮接着剤層2による仮接着状態を解除して支持基板Sの取り外しを行う。
他の公開
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