処理中

しばらくお待ちください...

設定

設定

Goto Application

1. WO2020084736 - 半導体装置、電力変換装置及び半導体装置の製造方法

公開番号 WO/2020/084736
公開日 30.04.2020
国際出願番号 PCT/JP2018/039701
国際出願日 25.10.2018
IPC
H01L 29/78 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
66半導体装置の型
68整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76ユニポーラ装置
772電界効果トランジスタ
78絶縁ゲートによって生じる電界効果を有するもの
H01L 21/336 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
04少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18不純物,例.ドーピング材料,を含むまたは含まない周期表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334ユニポーラ型の装置の製造のための多段階工程
335電界効果トランジスタ
336絶縁ゲートを有するもの
H01L 29/12 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
02半導体本体
12構成材料に特徴のあるもの
出願人
  • 三菱電機株式会社 MITSUBISHI ELECTRIC CORPORATION [JP]/[JP]
発明者
  • 伊藤 正尚 ITO, Masanao
  • 古橋 壮之 FURUHASHI, Masayuki
代理人
  • 村上 加奈子 MURAKAMI, Kanako
  • 松井 重明 MATSUI, Jumei
  • 倉谷 泰孝 KURATANI, Yasutaka
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR DEVICE, ELECTRIC POWER CONVERTER AND METHOD FOR PRODUCING SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR, CONVERTISSEUR DE PUISSANCE ÉLECTRIQUE ET PROCÉDÉ DE PRODUCTION DE DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置、電力変換装置及び半導体装置の製造方法
要約
(EN)
This semiconductor device comprises a semiconductor region 40 that has a first main surface. The semiconductor region 40 is provided with: n-type pillar layers 13 and p-type pillar layers 14, which are alternately arranged along the first main surface; a p-type first well layer 21 which is provided within each n-type pillar layer 13 in the upper surface of the n-type pillar layer 13;an n-type first source layer 22 which is provided within the first well layer 21 in the upper surface of the first well layer; a first lateral surface insulating layer 35 which is provided on a lateral surface within a first trench 74 that is provided on the boundary between an n-type pillar layer 13 and a p-type pillar layer 14, and which is in contact with the first well layer 21 and the first source layer 22; a first bottom surface insulating layer 36 which is provided on the bottom surface within the first trench 74, and which is at least partially in contact with the interior of the p-type pillar layer 14; and a first gate electrode 71 which is provided within an n-type trench 13 so as to face the first well layer 21 and the first source layer 22, with the first lateral surface insulating layer 35 being interposed therebetween, while facing the p-type pillar layer 14, with the first bottom surface insulating layer 36 being interposed therebetween.
(FR)
L'invention concerne un dispositif à semi-conducteur comprenant une région semi-conductrice 40 qui a une première surface principale. La région semi-conductrice 40 comporte : des couches de pilier de type n 13 et des couches de pilier de type p 14, qui sont disposées en alternance le long de la première surface principale ; une première couche de puits de type p 21 qui est disposée à l'intérieur de chaque couche de pilier de type n 13 dans la surface supérieure de la couche de pilier de type n 13 ; une première couche de source de type n 22 qui est disposée à l'intérieur de la première couche de puits 21 dans la surface supérieure de la première couche de puits ; une première couche isolante de surface latérale 35 qui est disposée sur une surface latérale à l'intérieur d'une première tranchée 74 qui est disposée sur la délimitation entre une couche de pilier de type n 13 et une couche de pilier de type p 14, et qui est en contact avec la première couche de puits 21 et la première couche de source 22 ; une première couche isolante de surface inférieure 36 qui est disposée sur la surface inférieure à l'intérieur de la première tranchée 74, et qui est au moins partiellement en contact avec l'intérieur de la couche de pilier de type p 14 ; et une première électrode de grille 71 qui est disposée à l'intérieur d'une tranchée de type n de façon à faire face à la première couche de puits 22 et à la première couche de source 22, la première couche isolante de surface latérale 35 étant interposée entre celles-ci, tout en faisant face à la couche de pilier de type p 14, la première couche isolante de surface inférieure 36 étant interposée entre celles-ci.
(JA)
この発明に係る半導体装置は、第1主面を備えた半導体領域40を有し、半導体領域40は、第1主面に沿って交互に設けられたn型ピラー層13及びp型ピラー層14と、n型ピラー層13内であってn型ピラー層13の上面に設けられたp型の第1ウェル層21と、第1ウェル層21内であって第1ウェル層の上面に設けられたn型の第1ソース22層と、n型ピラー層13とp型ピラー層14の境界に設けられた第1トレンチ74内の側面に設けられ、第1ウェル層21及び第1ソース層22と接している第1側面絶縁層35と、第1トレンチ74内の底面に設けられ、少なくとも一部がp型ピラー層14内に接する第1底面絶縁層36と、n型トレンチ13内に設けられ、第1側面絶縁層35を介して第1ウェル層21及び第1ソース層22と向かい合っており、第1底面絶縁層36を介してp型ピラー層14と向かい合う第1ゲート電極71と、を備えている。
国際事務局に記録されている最新の書誌情報