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1. WO2020084708 - 薄膜トランジスタおよびその製造方法

公開番号 WO/2020/084708
公開日 30.04.2020
国際出願番号 PCT/JP2018/039499
国際出願日 24.10.2018
IPC
H01L 21/336 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02半導体装置またはその部品の製造または処理
04少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18不純物,例.ドーピング材料,を含むまたは含まない周期表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334ユニポーラ型の装置の製造のための多段階工程
335電界効果トランジスタ
336絶縁ゲートを有するもの
H01L 29/786 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
29整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部
66半導体装置の型
68整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76ユニポーラ装置
772電界効果トランジスタ
78絶縁ゲートによって生じる電界効果を有するもの
786薄膜トランジスタ
CPC
H01L 29/786
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
29Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; ; Multistep manufacturing processes therefor
66Types of semiconductor device ; ; Multistep manufacturing processes therefor
68controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
76Unipolar devices ; , e.g. field effect transistors
772Field effect transistors
78with field effect produced by an insulated gate
786Thin film transistors, ; i.e. transistors with a channel being at least partly a thin film
出願人
  • 堺ディスプレイプロダクト株式会社 SAKAI DISPLAY PRODUCTS CORPORATION [JP]/[JP]
発明者
  • 石田 茂 ISHIDA, Shigeru
  • 大田 裕之 OHTA, Hiroyuki
  • 井上 智博 INOUE, Tomohiro
代理人
  • 奥田 誠司 OKUDA Seiji
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING SAME
(FR) TRANSISTOR À COUCHES MINCES ET SON PROCÉDÉ DE FABRICATION
(JA) 薄膜トランジスタおよびその製造方法
要約
(EN)
A thin film transistor 101 comprises: a gate electrode 2; a gate insulating layer 3; a semiconductor layer 4 that includes a first region Rs, a second region Rd, and a channel region Rc which is located between the first region Rs and the second region Rd; a first contact layer Cs that is disposed on the first region Rs; a second contact layer Cd that is disposed on the second region Rd; and a source electrode and a drain electrode 8s, 8d. The first and second contact layers Cs, Cd respectively include first amorphous silicon semiconductor layers 71s, 71d which directly contact the source electrode or the drain electrode and which include a first impurity element that imparts conductivity, and further include an impurity-containing silicon oxide layer 5 which is disposed between the first contact layer and the second contact layer so as to directly contact the channel region Rc and which includes the first impurity element. The impurity-containing silicon oxide layer 5 and the first amorphous silicon semiconductor layers 71s, 71d are formed from the same silicon film.
(FR)
L'invention concerne un transistor à couches minces 101 comprenant : une électrode de grille 2 ; une couche d'isolation de grille 3 ; une couche semi-conductrice 4 qui comprend une première région Rs, une seconde région Rd, et une région de canal Rc qui est située entre la première région Rs et la seconde région Rd ; une première couche de contact Cs qui est disposée sur la première région Rs ; une seconde couche de contact Cd qui est disposée sur la seconde région Rd ; et une électrode de source et une électrode de drain 8s, 8d. Les première et seconde couches de contact Cs, Cd comprennent respectivement des premières couches semi-conductrices de silicium amorphe 71s, 71d qui entrent directement en contact avec l'électrode de source ou l'électrode de drain et qui comprennent un premier élément d'impureté qui confère une conductivité, et comprend en outre une couche d'oxyde de silicium contenant des impuretés qui est disposée entre la première couche de contact et la seconde couche de contact de façon à entrer directement en contact avec la région de canal Rc et qui comprend le premier élément d'impureté. La couche d'oxyde de silicium contenant des impuretés 5 et les premières couches semi-conductrices en silicium amorphe 71s, 71d sont formées à partir du même film de silicium.
(JA)
薄膜トランジスタ101は、ゲート電極2と、ゲート絶縁層3と、第1領域Rs、第2領域Rd、および第1領域Rsおよび第2領Rdの間に位置するチャネル領域Rcを含む半導体層4と、第1領域Rs上に配置された第1コンタクト層Csと、第2領域Rd上に配置された第2コンタクト層Cdと、ソース電極およびドレイン電極8s、8dとを有し、第1および第2コンタクト層Cs、Cdは、それぞれ、ソース電極またはドレイン電極に直接接触し、かつ、導電性を付与する第1の不純物元素を含む第1非晶質シリコン半導体層71s、71dを含み、第1コンタクト層と第2コンタクト層との間に、チャネル領域Rcと直接接するように配置され、かつ、第1の不純物元素を含む不純物含有シリコン酸化物層5をさらに備え、不純物含有シリコン酸化物層5と第1非晶質シリコン半導体層71s、71dとは、同一のシリコン膜から形成されている。
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