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1. WO2020070767 - 柱状半導体装置の製造方法

公開番号 WO/2020/070767
公開日 09.04.2020
国際出願番号 PCT/JP2018/036643
国際出願日 01.10.2018
IPC
H01L 21/8244 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
701つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
771つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78複数の別個の装置に基板を分割することによるもの
82それぞれが複数の構成部品からなる装置,例.集積回路の製造
822基板がシリコン技術を用いる半導体であるもの
8232電界効果技術
8234MIS技術
8239メモリ構造
8244スタティックランダムアクセスメモリ構造(SRAM)
H01L 27/11 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
10複数の個々の構成部品を反復した形で含むもの
105電界効果構成部品を含むもの
11スタティックランダムアクセスメモリ構造
CPC
H01L 27/11
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
04the substrate being a semiconductor body
10including a plurality of individual components in a repetitive configuration
105including field-effect components
11Static random access memory structures
出願人
  • ユニサンティス エレクトロニクス シンガポール プライベート リミテッド UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG]/[SG] (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JO, JP, KE, KG, KH, KM, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW)
  • 舛岡 富士雄 MASUOKA Fujio [JP]/[JP] (US)
  • 原田 望 HARADA Nozomu [JP]/[JP] (US)
発明者
  • 舛岡 富士雄 MASUOKA Fujio
  • 原田 望 HARADA Nozomu
代理人
  • 田中 伸一郎 TANAKA Shinichiro
  • 弟子丸 健 DESHIMARU Takeshi
  • ▲吉▼田 和彦 YOSHIDA Kazuhiko
  • 大塚 文昭 OHTSUKA Fumiaki
  • 西島 孝喜 NISHIJIMA Takaki
  • 須田 洋之 SUDA Hiroyuki
  • 上杉 浩 UESUGI Hiroshi
  • 近藤 直樹 KONDO Naoki
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) PRODUCTION METHOD FOR COLUMNAR SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE PRODUCTION DE DISPOSITIF À SEMI-CONDUCTEURS EN COLONNE
(JA) 柱状半導体装置の製造方法
要約
(EN)
A belt-like Si column 8 having a mask material layer 6a disposed at the top thereof is formed on a P+ layer 4a. Then, SiGe layers 15a, 15b having mask material layers 13a, 13b disposed at the top thereof are formed so as to abut lateral faces of the belt-like Si column and surfaces of N+ layers 3a, 5a and the P+ layer 4a. Then, Si layers 15a, 15b having mask material layers 16a, 16b disposed at the top thereof are formed so as to abut lateral faces of SiGe layers 10aa, 10bb and surfaces of the N+ layers 3a, 5a. Then, belt-like Si columns 15aa, 15bb are formed by removing a bottom outer perimeter of the Si layers 15a, 15b using the mask material layers 6a, 13a, 13b, 16a, 16b as masks. Then, the mask material layers 13a, 13b and the SiGe layers 10aa, 10bb are removed so as to form Si columns separated from each other in a Y-direction are formed on the belt-like Si columns 8, 15aa, 15bb.
(FR)
Selon la présente invention, une colonne de Si en forme de bande (8) ayant une couche de matériau de masque (6a) disposée sur sa partie supérieure est formée sur une couche de P+ (4a). Ensuite, des couches de SiGe (15a, 15b) ayant des couches de matériau de masque (13a, 13b) disposées sur leur partie supérieure sont formées de façon à venir en butée contre des faces latérales de la colonne de Si en forme de bande et des surfaces de couches de N+ (3a, 5a) et de la couche de P+ (4a). Ensuite, des couches de Si (15a, 15b) ayant des couches de matériau de masque (16a, 16b) disposées sur leur partie supérieure sont formées de façon à venir en butée contre des faces latérales de couches de SiGe (10aa, 10bb) et des surfaces des couches de N+ (3a, 5a). Ensuite, des colonnes de Si en forme de bande (15aa, 15bb) sont formées par retrait d'un périmètre externe inférieur des couches de Si (15a, 15b) à l'aide des couches de matériau de masque (6a, 13a, 13b, 16a, 16b) en tant que masques. Ensuite, les couches de matériau de masque (13a, 13b) et les couches de SiGe (10aa, 10bb) sont éliminées de façon à former des colonnes de Si séparées les unes des autres dans une direction Y qui sont formées sur les colonnes de Si en forme de bande (8, 15aa, 15bb).
(JA)
+層4a上に、頂部にマスク材料層6aを有した帯状Si柱8を形成する。そして、帯状Si柱の側面と、N+層3a、5a、P+層4a表面に接し、且つ頂部にマスク材料層13a、13bを有したSiGe層15a、15bを形成する。そして、SiGe層10aa、10bbの側面と、N+層3a、5a表面に接し、且つ頂部にマスク材料層16a、16bを有したSi層15a、15bを形成する。そして、マスク材料層6a、13a、13b、16a、16bをマスクにしてSi層15a、15bの底部外周を除去して帯状Si柱15aa、15bbを形成する。そして、マスク材料層13a、13b、SiGe層10aa、10bbを除去する。そして、帯状Si柱8、15aa、15bbにY方向で分離したSi柱を形成する。
国際事務局に記録されている最新の書誌情報