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1. WO2020065905 - 半導体集積回路装置

公開番号 WO/2020/065905
公開日 02.04.2020
国際出願番号 PCT/JP2018/036192
国際出願日 28.09.2018
IPC
H01L 21/82 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
701つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
771つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78複数の別個の装置に基板を分割することによるもの
82それぞれが複数の構成部品からなる装置,例.集積回路の製造
H01L 21/822 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
21半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
701つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
771つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78複数の別個の装置に基板を分割することによるもの
82それぞれが複数の構成部品からなる装置,例.集積回路の製造
822基板がシリコン技術を用いる半導体であるもの
H01L 27/04 2006.01
H電気
01基本的電気素子
L半導体装置,他に属さない電気的固体装置
271つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04基板が半導体本体であるもの
CPC
H01L 21/82
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
78with subsequent division of the substrate into plural individual devices
82to produce devices, e.g. integrated circuits, each consisting of a plurality of components
H01L 21/822
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
78with subsequent division of the substrate into plural individual devices
82to produce devices, e.g. integrated circuits, each consisting of a plurality of components
822the substrate being a semiconductor, using silicon technology
H01L 27/04
HELECTRICITY
01BASIC ELECTRIC ELEMENTS
LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
27Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
02including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
04the substrate being a semiconductor body
出願人
  • 株式会社ソシオネクスト SOCIONEXT INC. [JP]/[JP]
発明者
  • 松井 徹 MATSUI Toru
代理人
  • 特許業務法人前田特許事務所 MAEDA & PARTNERS
優先権情報
公開言語 (言語コード) 日本語 (JA)
出願言語 (言語コード) 日本語 (JA)
指定国 (国コード)
発明の名称
(EN) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
(FR) DISPOSITIF À CIRCUIT INTÉGRÉ À SEMI-CONDUCTEUR
(JA) 半導体集積回路装置
要約
(EN)
With respect to a semiconductor integrated circuit device provided with a plurality of columns of IO cells, a configuration which makes it possible to suppress wiring delay without causing an increase in area is provided. The semiconductor integrated circuit device is provided with a first IO cell column group (21) including an IO cell column (10A) disposed closest to an end of a chip, and a second IO cell column group (22) including an IO cell column (10B) disposed adjacent to a core region side thereof. At least one of the IO cell column group (21) and the second IO cell column group (22) is configured of two or more IO cell columns, wherein the two or more IO cell columns are arranged side by side in a second direction so that low-power supply voltage regions (11) or high-power supply voltage regions (12) are opposite each other.
(FR)
En matière de dispositif à circuit intégré à semi-conducteur doté d'une pluralité de colonnes de cellules E/S, l'invention concerne une configuration qui permet de supprimer le retard de câblage sans provoquer d'augmentation de la surface. Le dispositif à circuit intégré à semi-conducteur est pourvu d'un premier groupe (21) de colonnes de cellules E/S comprenant une colonne de cellules E/S (10A) disposée le plus près d'une extrémité d'une puce et d'un second groupe (22) de colonnes de cellules E/S comprenant une colonne de cellules E/S (10B) disposée adjacente à un côté de région centrale de celle-ci. Le groupe (21) de colonnes de cellules E/S et/ou le second groupe (22) de colonnes de cellules E/S sont constitués de deux colonnes de cellules E/S ou plus, les deux colonnes de cellules E/S ou plus étant disposées côte à côte dans une seconde direction de telle sorte que des régions de tension d'alimentation basse puissance (11) ou des régions de tension d'alimentation haute puissance (12) soient opposées l'une à l'autre.
(JA)
複数列のIOセルを備えた半導体集積回路装置について、面積の増大を招くことなく、配線遅延を抑制可能となる構成を提供する。半導体集積回路装置は、チップの端に最も近く配置されたIOセル列(10A)を含む第1IOセル列群(21)と、そのコア領域側に隣り合うように配置されたIOセル列(10B)を含む第2IOセル列群(22)とを備える。IOセル列群(21)および第2IOセル列群(22)の少なくとも一方は、2列以上のIOセル列で構成され、該2列以上のIOセル列は、低電源電圧領域(11)同士または高電源電圧領域(12)同士が対向するように第2方向に並べて配置されている。
国際事務局に記録されている最新の書誌情報