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1. WO2020012958 - 半導体素子および半導体装置

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明 細 書

発明の名称 半導体素子および半導体装置

技術分野

0001  

背景技術

0002   0003   0004  

先行技術文献

特許文献

0005  

発明の概要

発明が解決しようとする課題

0006  

課題を解決するための手段

0007   0008   0009  

図面の簡単な説明

0010  

発明を実施するための形態

0011   0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114   0115   0116   0117   0118   0119   0120   0121   0122   0123   0124   0125   0126   0127   0128   0129   0130   0131   0132   0133   0134   0135   0136   0137   0138  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25   26   27   28   29   30   31   32   33   34  

明 細 書

発明の名称 : 半導体素子および半導体装置

技術分野

[0001]
 本開示は、スイッチング回路が構成された半導体素子と、当該半導体素子を備える半導体装置とに関する。

背景技術

[0002]
 MOSFETやIGBTなどスイッチング回路が構成された半導体素子と、当該半導体素子が搭載された半導体装置が広く知られている。特許文献1には、MOSFETである半導体素子が搭載された半導体装置の一例が開示されている。
[0003]
 当該半導体装置に搭載された半導体素子は、厚さ方向を向く表面に設けられ、かつソース電流が流れる主電極と、主電極に電気的に接合された金属製の導電部材を備える。厚さ方向から視て、主電極の面積は、半導体素子の面積の大半を占めている。導電部材は、たとえば銅と、インバー(鉄-ニッケル合金)とが積層された構成となっている。一方、当該半導体装置は、導電部材に接合された複数の銅ワイヤを備える。導電部材および複数の銅ワイヤは、熱伝導率が比較的大である。これにより、導電部材に銅ワイヤを接合させることが可能となるとともに、半導体素子の放熱性がより向上するため、半導体素子に構成されたスイッチング回路のオン抵抗を低減することができる。あわせて、サージ電圧に対するスイッチング回路の耐性を向上させることができる。
[0004]
 しかし、当該半導体素子には、その製造過程において厚さ方向に対して凹状の反りが発生することがある。この現象は、導電部材の熱膨張率が、半導体素子の主たる組成であるケイ素の熱膨張率よりも大であることにより、温度による導電部材の体積変化が影響するものと考えられる。半導体素子にこのような反りが発生すると、ダイパッドなどの配線部材に半導体素子を搭載する際、配線部材に対する半導体素子の接合強度が低下することが懸念される。

先行技術文献

特許文献

[0005]
特許文献1 : 特開2015-142059号公報

発明の概要

発明が解決しようとする課題

[0006]
 本開示は上記事情に鑑み、放熱性の向上を図りつつ、反りを抑制することが可能な半導体素子、およびそれが搭載された半導体装置を提供することをその課題とする。

課題を解決するための手段

[0007]
 本開示の第1の側面によって提供される半導体素子は、厚さ方向を向く主面を有する素子本体と、前記素子本体に導通する主面電極と、を備え、前記主面電極は、前記主面の上に設けられた第1部と、前記第1部に接して設けられ、かつ前記厚さ方向に対して直交する方向において互いに離れて位置する複数の第2部と、を有し、前記厚さ方向に沿って視て、前記複数の第2部の合計面積が、前記複数の第2部に重なる部分を含めた前記第1部の面積よりも小である。
[0008]
 本開示の第2の側面によって提供される半導体装置は、本開示の第1の側面によって提供される半導体素子に対して、前記素子本体に導通する裏面電極をさらに備える半導体素子を備える。当該半導体装置は、当該半導体素子が搭載されるダイパッドと、前記ダイパッドと前記裏面電極との間に介在し、かつ導電性を有する接合層と、前記ダイパッドから離れて位置する端子と、前記主面電極の前記複数の第2部のいずれかと前記端子とに接合されたワイヤと、をさらに備え、前記ワイヤの組成は、銅を含む。
[0009]
 本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。

図面の簡単な説明

[0010]
[図1] 本開示の第1実施形態にかかる半導体素子の平面図である。
[図2] 図1に示す半導体素子の平面レイアウト図である。
[図3] 図1のIII-III線に沿う断面図である。
[図4] 図3の部分拡大図である。
[図5] 図3の部分拡大図である。
[図6] 図3の部分拡大図である。
[図7] 図3の部分拡大図である。
[図8] 図6の部分拡大図である。
[図9] 図1に示す半導体素子の素子本体に構成されたスイッチング回路の部分拡大平面図である。
[図10] 図1に示す半導体素子の回路ブロック図である。
[図11] 図1に示す半導体素子の製造工程を説明する断面図である。
[図12] 図1に示す半導体素子の製造工程を説明する断面図である。
[図13] 図1に示す半導体素子の製造工程を説明する断面図である。
[図14] 図1に示す半導体素子の製造工程を説明する断面図である。
[図15] 図1に示す半導体素子の製造工程を説明する断面図である。
[図16] 図1に示す半導体素子の製造工程を説明する断面図である。
[図17] 図1に示す半導体素子の製造工程を説明する断面図である。
[図18] 図1に示す半導体素子の製造工程を説明する断面図である。
[図19] 図18に示す製造工程に対応する部分拡大図である。
[図20] 図1に示す半導体素子の製造工程を説明する断面図である。
[図21] 本開示の第1実施形態にかかる半導体装置の斜視図である。
[図22] 図21に示す半導体装置の平面図であり、封止樹脂を透過している。
[図23] 図21に示す半導体装置の底面図である。
[図24] 図21に示す半導体装置の正面図である。
[図25] 図21に示す半導体装置の右側面図である。
[図26] 図22のXXVI-XXVI線に沿う断面図である。
[図27] 図22のXXVII-XXVII線に沿う断面図である。
[図28] 図22のXXVIII-XXVIII線に沿う断面図である。
[図29] 図26の部分拡大図である。
[図30] 本開示の第2実施形態にかかる半導体素子の部分拡大断面図である。
[図31] 本開示の第2実施形態にかかる半導体装置の部分拡大断面図である。
[図32] 本開示の第3実施形態にかかる半導体素子の部分拡大断面図である。
[図33] 本開示の第3実施形態にかかる半導体装置の部分拡大断面図である。
[図34] 図33に示す半導体装置の部分拡大断面図である。

発明を実施するための形態

[0011]
 本開示を実施するための形態について、添付図面に基づいて説明する。
[0012]
 〔第1実施形態〕
 図1~図29に基づき、本開示の第1実施形態にかかる半導体素子A10と、半導体素子A10を備える半導体装置B10について説明する。
[0013]
 <半導体素子A10>
 図1~図6に基づき、半導体素子A10について説明する。これらの図に示す半導体素子A10は、素子本体10、主面電極21、下地層29、裏面電極22、入力電極23、複数の試験電極24、および表面保護膜25を備える。半導体素子A10が示す例においては、素子本体10には、スイッチング回路30と、スイッチング回路30に導通する制御回路40とが構成されている。スイッチング回路30は、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)などである。半導体素子A10の説明においては、スイッチング回路30がnチャンネル型、かつ縦型構造のMOSFETである場合を対象とする。制御回路40は、スイッチング回路30を流れる電流や、スイッチング回路30の温度などを検出することにより、スイッチング回路30が正常に作動するための制御を行う。つまり、半導体素子A10は、IPD(Intelligent Power Device)の主要構成部をなしている。
[0014]
 半導体素子A10の説明においては、便宜上、素子本体10の厚さ方向を「厚さ方向z」と呼ぶ。厚さ方向zに対して直交する方向を「第1方向x」と呼ぶ。厚さ方向zおよび第1方向xの双方に対して直交する方向を「第2方向y」と呼ぶ。
[0015]
 素子本体10は、図1に示すように、厚さ方向zに沿って視て矩形状である。素子本体10は、主面10Aおよび裏面10Bを有する。主面10Aは、厚さ方向zを向く。裏面10Bは、主面10Aとは反対側を向く。図3に示すように、素子本体10は、半導体基板11、エピタキシャル層12、層間絶縁膜13、配線層14およびパッシベーション膜15を備える。
[0016]
 図3に示すように、半導体基板11は、エピタキシャル層12、層間絶縁膜13、配線層14およびパッシベーション膜15を支持している。半導体基板11は、n+型半導体層である。半導体基板11は、ケイ素(Si)、または炭化ケイ素(SiC)などからなる。厚さ方向zにおいて半導体基板11に対してエピタキシャル層12とは反対側を向く半導体基板11の表面が、素子本体10の裏面10Bに相当する。
[0017]
 図3に示すように、エピタキシャル層12は、半導体基板11に積層されている。エピタキシャル層12は、n-型半導体層である。スイッチング回路30および制御回路40は、エピタキシャル層12において構成される。エピタキシャル層12は、半導体基板11に導通している。
[0018]
 図3に示すように、層間絶縁膜13は、エピタキシャル層12に積層されている。層間絶縁膜13は、酸化ケイ素(SiO 2)膜、および窒化ケイ素(Si 34)膜の少なくともいずれかから構成される。層間絶縁膜13は、プラズマCVD(Chemical Vapor Deposition)などにより形成される。
[0019]
 図3に示すように、配線層14は、厚さ方向zにおいて主面10Aと同じ向きを向く層間絶縁膜13の表面と、層間絶縁膜13の内部とにおいて形成されている。配線層14は、エピタキシャル層12に導通している。配線層14は、たとえばアルミニウム(Al)、銅(Cu)、チタン(Ti)、タングステン(W)、およびタンタル(Ta)を含む金属材料群から選択された1つ、または複数の金属からなる。
[0020]
 図3に示すように、パッシベーション膜15は、層間絶縁膜13に積層されている。パッシベーション膜15は、電気絶縁性を有する。パッシベーション膜15は、たとえば、層間絶縁膜13に積層された酸化ケイ素膜と、当該酸化ケイ素膜に積層された窒化ケイ素膜とにより構成される。図5および図7に示すように、パッシベーション膜15には、厚さ方向zに貫通する複数の開口部151が設けられている。複数の開口部151は、厚さ方向zに対して直交する方向において互いに離れて位置する。開口部151から、配線層14の一部が露出している。半導体素子A10においては、厚さ方向zにおいて主面10Aと同じ向きを向くパッシベーション膜15の表面と、開口部151から露出する配線層14の表面とが、素子本体10の主面10Aに相当する。
[0021]
 主面電極21は、図7に示すように、複数の開口部151のうち、厚さ方向zに沿って視たときの面積が最も大である当該開口部151を塞ぐように設けられている。主面電極21は、下地層29および配線層14を介して、エピタキシャル層12において構成されたスイッチング回路30および制御回路40の双方に導通している。したがって、主面電極21は、素子本体10に導通している。主面電極21は、第1部211、および複数の第2部212を有する。
[0022]
 図3および図4に示すように、第1部211は、素子本体10の主面10Aの上に設けられている。半導体素子A10においては、第1部211は、下地層29を介して主面10Aを覆っている。図7に示すように、第1部211は、下地層29を介して、開口部151に隣接するパッシベーション膜15の一部を覆っている。第1部211の組成は、銅を含む。このため、第1部211は、銅のみの場合や、銅を含む合金の場合のどちらでもよい。第1部211は、熱伝導率が比較的大である金属であることが好ましい。第1部211の厚さは、8μm以上12μm以下である。
[0023]
 図3に示すように、複数の第2部212は、第1部211に接して設けられている。複数の第2部212は、厚さ方向zに対して直交する方向において互いに離れて位置する。複数の第2部212の各々は、第1部211から厚さ方向zに突出している。図4に示すように、半導体素子A10においては、複数の第2部212の各々は、第1層212Aおよび第2層212Bを有する。
[0024]
 図4に示すように、第1層212Aは、第1部211に積層されている。第1層212Aの組成は、金属元素を含む。当該金属元素は、ニッケル(Ni)である。第1層212Aの厚さは、1μm以上5μm以下である。厚さ方向zに沿って視て、第1層212Aの形状は、略矩形状である。
[0025]
 図4に示すように、第2層212Bは、第1層212Aに積層されている。第2層212Bの組成は、金属元素を含む。第2層212Bの組成に含まれる金属元素は、第1層212Aに含まれる金属元素とは異なる。第2層212Bの組成は、パラジウム(Pd)を含む。第2層212Bの組成は、パラジウムに替えて金(Au)を含むものでもよい。第2層212Bの厚さは、0.1μm以上0.3μm以下である。厚さ方向zに沿って視て、複数の第2層212Bの各々は、略矩形状である。半導体素子A10が示す例においては、複数の第2層212Bの各々は、厚さ方向zに沿って視て、一辺の長さが0.15mmである略正方形状である。この他、複数の第2層212Bの各々は、円形状でもよい。
[0026]
 図1に示すように、厚さ方向zに沿って視て、複数の第2部212の合計面積は、複数の第2部212に重なる部分を含めた第1部211の面積よりも小である。また、厚さ方向zに沿って視て、複数の第2部212に重なる部分を含めた第1部211の面積に対する、複数の第2部212の合計面積の割合は、20%以上50%以下である。
[0027]
 厚さ方向zに沿って視て、素子本体10の主面10Aの面積に対する主面電極21の面積(複数の第2部212に重なる部分を含めた第1部211の面積)の割合は、50%以上90%未満である。主面電極21の当該面積は、1.0mm 2以上であることが好ましい。
[0028]
 下地層29は、図3および図4に示すように、素子本体10の主面10Aと、主面電極21の第1部211との間に介在している。さらに下地層29は、図5に示すように、主面10Aと、入力電極23の第1層231(詳細は後述)との間に介在している。下地層29は、バリア層291およびシード層292を有する。バリア層291は、主面10Aに接している。バリア層291は、チタンからなる。シード層292は、バリア層291と、第1部211および第1層231との間に介在している。シード層292の組成は、第1部211の組成と同一である。このため、シード層292の組成は、銅を含む。
[0029]
 裏面電極22は、図3に示すように、素子本体10の裏面10Bに設けられている。裏面電極22は、裏面10Bの全体に設けられている。裏面電極22は、半導体基板11を介してエピタキシャル層12に導通している。したがって、裏面電極22は、素子本体10に導通している。図6に示すように、裏面電極22は、第1層221および第2層222を有する。第1層221は、裏面10Bに接している。第1層221の組成は、銀(Ag)を含む。第2層222は、第2層222に積層されている。第2層222の組成は、金を含む。
[0030]
 図6に示すように、素子本体10の半導体基板11には、ケイ化物層111が形成されている。ケイ化物層111は、素子本体10の裏面10Bを含む。ケイ化物層111は、裏面電極22に接している。ケイ化物層111の組成は、ケイ素と、ケイ素とは異なる金属元素とを含む。半導体素子A10においては、ケイ化物層111の組成は、ケイ素およびニッケルを含む。
[0031]
 入力電極23は、図3および図5に示すように、下地層29に接し、かつ素子本体10の主面10Aの上に設けられている。入力電極23は、複数の開口部151のうち、主面電極21が塞ぐ当該開口部151から離れて位置する複数の開口部151のいずれかを塞ぐように設けられている。入力電極23は、下地層29および配線層14を介して、エピタキシャル層12において構成された制御回路40に導通している。入力電極23は、第1層231、第2層232および第3層233を有する。厚さ方向zに沿って視て、入力電極23は、略矩形状である。
[0032]
 図5に示すように、第1層231は、下地層29に積層されている。第1層231の組成および厚さは、第1部211(主面電極21)の組成および厚さと同一である。第2層232は、第1層231に積層されている。第2層232の組成および厚さは、第2部212(主面電極21)の第1層212Aの組成および厚さと同一である。第3層233は、第2層232に積層されている。第3層233の組成および厚さは、第2部212の第2層212Bの組成および厚さと同一である。厚さ方向zに沿って視て、第1層231、第2層232および第3層233の形状は、いずれも等しい。
[0033]
 複数の試験電極24は、図1に示すように、素子本体10の主面10Aの上に設けられている。複数の試験電極24の各々の断面構成は、図5に示す入力電極23の断面構成と同様である。複数の試験電極24は、入力電極23と同じく、下地層29および配線層14を介して、エピタキシャル層12において構成された制御回路40に導通している。複数の試験電極24は、半導体素子A10の製造において、制御回路40の導通状態などを確認するために設けられている。
[0034]
 表面保護膜25は、図3に示すように、パッシベーション膜15の表面(素子本体10の主面10Aの一部)を覆っている。表面保護膜25は、主面電極21の第1部211の側面と、入力電極23の側面、および複数の試験電極24の各々の側面の一部とを覆っている。表面保護膜25は、電気絶縁性を有する。表面保護膜25は、たとえばポリイミドを含む材料からなる。
[0035]
 次に、図7~図9に基づき、素子本体10のエピタキシャル層12において構成されたスイッチング回路30について説明する。スイッチング回路30は、複数のトレンチゲート構造31、ゲート絶縁膜32、複数のボディ領域33、複数のソース領域34、複数のボディコンタクト領域35、およびDTI構造36を備える。これらのうち、複数のボディ領域33、複数のソース領域34、および複数のボディコンタクト領域35は、エピタキシャル層12の表層部を置き換えることにより構成された、エピタキシャル層12とは異なる半導体層である。エピタキシャル層12は、半導体基板11とともにスイッチング回路30のドレイン領域を構成している。ここで、スイッチング回路30の説明においては、素子本体10の層間絶縁膜13および配線層14について、より詳細に説明する。
[0036]
 複数のトレンチゲート構造31は、図7および図8に示すように、厚さ方向zにおける複数のボディ領域33と、複数のソース領域34、および複数のボディコンタクト領域35との境界面から半導体基板11に向けて延びている。複数のトレンチゲート構造31は、第1方向xにおいて等間隔に配列され、かつ第2方向yに延びている。複数のトレンチゲート構造31の各々は、第1トレンチ311、ゲート電極312および埋込み電極313を有する。
[0037]
 図8に示すように、第1トレンチ311は、厚さ方向zにおける複数のボディ領域33と、複数のソース領域34、および複数のボディコンタクト領域35との境界面から半導体基板11に向けて掘り込まれた溝をなしている。ゲート電極312および埋込み電極313は、厚さ方向zにおいて互いに離間した状態で、第1トレンチ311に収容されている。埋込み電極313は、厚さ方向zにおいてゲート電極312に対して半導体基板11に近づく側に位置する。ゲート電極312および埋込み電極313は、たとえば多結晶ポリシリコンである。ゲート電極312および埋込み電極313は、第2方向yに延びている。
[0038]
 図8に示すように、ゲート電極312には、厚さ方向zにおいて埋込み電極313から遠ざかる側に凹む凹部312Aが形成されている。凹部312Aは、第2方向yに延びている。埋込み電極313には、凹部312Aに対向する上端部313Aが形成されている。上端部313Aの第1方向xにおける寸法は、上端部313Aを除く埋込み電極313の当該寸法よりも小である。上端部313Aは、凹部312Aに収容されている。
[0039]
 図8に示すように、複数の第1トレンチ311には、ゲート絶縁膜32が埋め込まれている。このため、ゲート電極312および埋込み電極313は、ゲート絶縁膜32に覆われている。ゲート絶縁膜32は、たとえば酸化ケイ素である。ゲート電極312および埋込み電極313は、ゲート絶縁膜32により互いに電気絶縁されている。これにより、ゲート電極312および埋込み電極313は、トレンチゲート構造31の外部に対して電気絶縁がなされた構成となっている。複数の第1トレンチ311に埋め込まれたゲート絶縁膜32の各々は、厚膜部321、薄膜部322および介在部323を有する。
[0040]
 図8に示すように、厚膜部321は、埋込み電極313のうち、上端部313Aを除く部分を覆っている。厚膜部321は、エピタキシャル層12に接している。薄膜部322は、ゲート電極312のうち、凹部312Aを除く部分を覆っている。薄膜部322の第1方向xにおける厚さt2は、厚膜部321の第1方向xにおける厚さt1よりも小(t2<t1)である。介在部323は、ゲート電極312の凹部312Aと、埋込み電極313の上端部313Aとの間を位置している。介在部323の厚さ方向zにおける厚さt3は、厚膜部321の厚さt1よりも小であり、薄膜部322の厚さt2よりも大(t2<t3<t1)である。介在部323の厚さt3は、薄膜部322の厚さt2と等しくてもよい。
[0041]
 図8に示すように、半導体素子A10が示す例においては、第1トレンチ311は、厚さ方向zに対して一様断面で延びる構成をとっている。本構成以外に、第2方向yから視て、第1トレンチ311は、第1トレンチ311の第1方向xにおける寸法が半導体基板11に向けて徐々に小となるようなテーパが付された構成でもよい。
[0042]
 複数のボディ領域33は、図7および図8に示すように、エピタキシャル層12に積層されている。複数のボディ領域33は、p-型半導体層である。複数のボディ領域33は、第2方向yに延びている。複数のボディ領域33の各々(ただし、複数のボディ領域33のうち、第1方向xの両側に位置する一対の当該ボディ領域33の各々を除く。)は、複数のトレンチゲート構造31のうち、第1方向xにおいて互いに隣り合う2つの当該トレンチゲート構造31に挟まれている。2つの当該トレンチゲート構造31に挟まれた複数のボディ領域33のいずれかは、当該2つのトレンチゲート構造31の各々に埋め込まれたゲート絶縁膜32の薄膜部322に接している。
[0043]
 複数のソース領域34、および複数のボディコンタクト領域35は、図7および図8に示すように、複数のボディ領域33に積層されている。複数のソース領域34は、n+型半導体層である。複数のボディコンタクト領域35は、p+型半導体層である。第2方向yに対して直交する任意の断面にかかる複数のトレンチゲート構造31の各々においては、当該トレンチゲート構造31の第1方向xの一方側に、複数のソース領域34のいずれかが隣接する。あわせて、当該トレンチゲート構造31の第1方向xの他方側に、複数のボディコンタクト領域35のいずれかが隣接する。図9に示すように、厚さ方向zに沿って視て、複数のトレンチゲート構造31のうち、隣り合う2つの当該トレンチゲート構造31に挟まれた領域において、複数のソース領域34、および複数のボディコンタクト領域35は、第1方向xにおいて互いに接している。あわせて、複数のソース領域34、および複数のボディコンタクト領域35は、当該領域において第2方向yにおいて交互に配置され、かつ互いに接している。このため、厚さ方向zに沿って視て、複数のソース領域34、および複数のボディコンタクト領域35は、当該領域において市松模様をなしている。複数のソース領域34、および複数のボディコンタクト領域35は、ゲート絶縁膜32により覆われている。複数のボディコンタクト領域35は、p型半導体層とされた複数のボディ領域33に置き換えることができる。
[0044]
 DTI構造36(DTI;Deep Trench Isolation)は、図7に示すように、厚さ方向zにおけるエピタキシャル層12と層間絶縁膜13との境界面から半導体基板11に向けて延びている。DTI構造36の底部は、複数のトレンチゲート構造31の底部よりもさらに半導体基板11の近くに位置する。図2に示すように、厚さ方向zに沿って視て、DTI構造36は、複数のトレンチゲート構造31の周囲を囲む枠状である。これらにより、スイッチング回路30は、DTI構造36により制御回路40から区画されている。あわせて、半導体素子A10が示す例においては、スイッチング回路30は、DTI構造36により2つの領域に区画されている。DTI構造36は、第2トレンチ361および絶縁体362を有する。
[0045]
 図7に示すように、第2トレンチ361は、厚さ方向zにおけるエピタキシャル層12と層間絶縁膜13との境界面から半導体基板11に向けて掘り込まれた溝をなしている。絶縁体362は、第2トレンチ361に収容されている。絶縁体362は、たとえば多結晶ポリシリコン、または酸化ケイ素である。第2トレンチ361には、ゲート絶縁膜32が埋め込まれている。絶縁体362は、ゲート絶縁膜32に覆われている。半導体素子A10が示す例においては、スイッチング回路30を区画する手段としてDTI構造36を用いる場合を説明しているが、当該手段として他に、エピタキシャル層12の一部を置き換えることにより形成されたp型拡散領域を用いてもよい。
[0046]
 層間絶縁膜13は、図7に示すように、第1膜13A、第2膜13B、第3膜13Cおよび第4膜13Dを有する。第1膜13Aは、ゲート絶縁膜32に積層されている。図8に示すように、複数のトレンチゲート構造31の各々には、厚さ方向zにおいてゲート電極312と、複数のソース領域34および複数のボディコンタクト領域35との間の段差により凹溝314が形成されている。第1膜13Aは、複数の凹溝314に入り込んでいる。第2膜13Bは、第1膜13Aに積層されている。第3膜13Cは、第2膜13Bに積層されている。第4膜13Dは、第3膜13Cに積層されている。第4膜13Dには、厚さ方向zに貫通する複数の開口部131が設けられている。複数の開口部131の位置および大きさは、パッシベーション膜15の複数の開口部151の位置および大きさに対応している。このため、複数の開口部131は、複数の開口部151に通じている。
[0047]
 配線層14は、図7に示すように、第1配線層141、複数の第1ビア142、第2配線層143および複数の第2ビア144を有する。第1配線層141は、第1膜13Aの上に形成され、かつ第2膜13Bに覆われている。複数の第1ビア142は、第1膜13Aに埋め込まれている。複数の第1ビア142は、第1配線層141と、複数のソース領域34および複数のボディコンタクト領域35とに接続されている。第2配線層143は、第3膜13Cの上に形成されている。第2配線層143の周縁は、第4膜13Dに覆われている。第4膜13Dに覆われていない第2配線層143の部分は、第4膜13Dに設けられた開口部131と、パッシベーション膜15に設けられた開口部151との双方から露出しており、その露出した部分が下地層29に覆われている。複数の第2ビア144は、第2膜13Bおよび第3膜13Cに埋め込まれている。複数の第2ビア144は、第1配線層141と第2配線層143とに接続されている。
[0048]
 次に、図10に基づき、素子本体10のエピタキシャル層12において構成されたスイッチング回路30および制御回路40の回路構成について説明する。
[0049]
 先述のとおり、半導体素子A10が示す例においては、スイッチング回路30は、DTI構造36により2つの領域に区画されている。このため、スイッチング回路30は、2つのMOSFETにより構成される。これらのMOSFETは、裏面電極22と主面電極21との導電経路おいて並列接続されている。
[0050]
 半導体素子A10が示す例においては、スイッチング回路30は、下アーム回路(ローサイド領域)に用いられる場合を示している。このため、裏面電極22は、スイッチング回路30のドレイン電流が流れるOUT電極である。主面電極21は、スイッチング回路30のソース電流が流れるGND電極である。また、入力電極23は、スイッチング回路30を駆動させるためのゲート電圧が印加されるIN電極である。入力電極23は、スイッチング回路30のゲート(複数のトレンチゲート構造31のゲート電極312)に導通している。
[0051]
 制御回路40は、低電圧防止回路41、過熱保護回路42、過電流保護回路43、アクティブクランプ回路44、第1抵抗R1、第2抵抗R2、第3抵抗R3およびダイオードDを備える。これらのうち、低電圧防止回路41、過熱保護回路42、過電流保護回路43、第1抵抗R1およびダイオードDは、入力電極23と主面電極21との導電経路において互いに並列接続されている。過電流保護回路43は、スイッチング回路30のソースにも導通している。ダイオードDは、たとえばショットキーバリアダイオードである。第2抵抗R2は、入力電極23と、スイッチング回路30のゲートとの導電経路において、低電圧防止回路41と過熱保護回路42との間に接続されている。第3抵抗R3は、入力電極23と、スイッチング回路30のゲートとの導電経路において、過電流保護回路43と当該ゲートとの間に接続されている。アクティブクランプ回路44は、裏面電極22と、スイッチング回路30のゲート(第3抵抗R3と当該ゲートとの導電経路)との間に接続されている。
[0052]
 低電圧防止回路41は、入力電極23と主面電極21との間の電位差、すなわちスイッチング回路30のゲートに印加されるゲート電圧が所定の値よりも低下した場合に、スイッチング回路30の駆動を停止させる。これにより、スイッチング回路30が誤動作を防止することができる。
[0053]
 過熱保護回路42は、スイッチング回路30のドレイン領域を構成する素子本体10の半導体基板11およびエピタキシャル層12の温度を検出し、当該温度が所定の値よりも上昇した場合に、スイッチング回路30の駆動を停止させる。これにより、スイッチング回路30の過度な温度上昇が回避されるため、スイッチング回路30を保護することができる。
[0054]
 過電流保護回路43は、スイッチング回路30のソース電流を検出し、当該電流が所定の値よりも大となった場合に、スイッチング回路30の駆動を停止させる。これにより、アーム短絡などが要因となってスイッチング回路30に過度な電流が流れることが回避されるため、スイッチング回路30を保護することができる。
[0055]
 アクティブクランプ回路44は、たとえば直列接続されたツェナーダイオードおよびダイオードを含む。これらは、逆バイアス接続されている。これにより、スイッチング回路30のドレイン-ソース間に過度なサージ電圧が印加された場合に、アクティブクランプ回路44によりスイッチング回路30をターンオフさせることができるため、当該サージ電圧を抑制することができる。
[0056]
 次に、図11~図20に基づき、半導体素子A10の製造方法の一例について説明する。なお、図11~図20(ただし、図19を除く。)の断面位置は、図3の断面位置に等しい。
[0057]
 まず、図11に示すように、ウエハ状の半導体基板11の上に、エピタキシャル層12、層間絶縁膜13、配線層14およびパッシベーション膜15を積層させることにより素子本体10を形成した後、素子本体10の主面10Aを覆う下地層29を形成する。下地層29は、主面10Aにバリア層291、シード層292の順にスパッタリング法により積層させることにより形成される。バリア層291はチタンである。シード層292は銅である。
[0058]
 次いで、図12に示すように、第1レジスト層81により下地層29の一部を覆うマスクを形成する。当該マスクは、スピンコータを用いて第1レジスト層81を下地層29に塗布した後、フォトリソグラフィパターニングにより形成される。
[0059]
 次いで、図13に示すように、第1レジスト層81によるマスクから露出した下地層29に主面電極21の第1部211と、入力電極23の第1層231とを積層させる。第1部211および第1層231は、下地層29を導電経路とした電解めっきにより積層される。第1部211および第1層231は、ともに銅である。第1部211および第1層231を積層させた後、第1レジスト層81を除去する。
[0060]
 次いで、図14に示すように、第2レジスト層82により下地層29と、主面電極21の第1部211および入力電極23の第1層231の各々一部ずつとをマスクを形成する。当該マスクは、スピンコータを用いて第2レジスト層82を下地層29、第1部211および第1層231に塗布した後、フォトリソグラフィパターニングより形成される。
[0061]
 次いで、図15に示すように、第2レジスト層82によるマスクから露出した主面電極21の第1部211に、第2部212を第1層212A、第2層212Bの順に積層させる。同様に、第2レジスト層82によるマスクから露出した入力電極23の第1層231に、第2層232および第3層233をこの順に積層させる。これらは、下地層29を導電経路とした電解めっきにより積層される。第1層212Aおよび第2層232は、ニッケルである。第2層212Bおよび第3層233は、パラジウムである。これらを積層させた後、第2レジスト層82を除去する。本工程により、主面電極21および入力電極23の形成が完了する。
[0062]
 次いで、図16に示すように、主面電極21および入力電極23に覆われていない下地層29を除去する。下地層29は、ウェットエッチングにより除去される。その後、素子本体10の主面10Aと、主面電極21および入力電極23の各々の側面とを覆うパッシベーション膜15および表面保護膜25を形成する。パッシベーション膜15は、主面10Aに対して酸化ケイ素膜、窒化ケイ素膜をこの順でプラズマCVD(Chemical Vapor Deposition)により成膜することにより形成される。表面保護膜25は、ポリイミドを塗布することにより形成される。
[0063]
 次いで、図17に示すように、素子本体10の半導体基板11の一部を除去する。当該除去は、主面電極21、入力電極23および表面保護膜25をテープなどで覆った後、半導体基板11を厚さ方向zに研削することにより行われる。半導体基板11の一部を除去することにより、素子本体10に裏面10Bが現れる。
[0064]
 次いで、図18に示すように、素子本体10の裏面10Bを覆う裏面電極22を形成する。裏面電極22の形成においては、図19に示すように、スパッタリング法または真空蒸着により裏面10Bに複数の金属層83を積層させる。複数の金属層83は、裏面10Bから近い順に、第1金属層831、第2金属層832、第3金属層833および第4金属層834を含む。第1金属層831は、金である。第2金属層832は、ニッケルである。第3金属層833は、銀である。第4金属層834は、金である。その後、複数の金属層83を熱処理する。これにより、図6に示すように、裏面電極22、および半導体基板11のケイ化物層111が形成される。裏面電極22の第1層221の主たる部分は、第3金属層833である。裏面電極22の第2層222は、第4金属層834である。ケイ化物層111は、第2金属層832と、半導体基板11の組成に含まれるケイ素とが金属結合したものである。第1金属層831は、図6において、半導体基板11、ケイ化物層111および第1層221に拡散された状態となる。
[0065]
 最後に、図20に示すように、切断線Lに沿って裏面電極22、半導体基板11、エピタキシャル層12、層間絶縁膜13、パッシベーション膜15および表面保護膜25を切断することによって、半導体素子A10が得られる。当該切断は、ブレードダイシングにより行われる。
[0066]
 <半導体装置B10>
 図21~図29に基づき、半導体装置B10について説明する。これらの図に示す半導体装置B10は、半導体素子A10、ダイパッド51、複数の端子52、複数の第1ワイヤ61、第2ワイヤ62および封止樹脂70を備える。半導体装置B10は、モータの駆動源や、車両の電装部品などに用いられるIPDである。図21に示すように、半導体装置B10が示す例においては、当該装置の構造形式はSOP(Single Outline Package)である。なお、半導体装置B10の構造形式は、SOPに限定されない。なお、図20は、理解の便宜上、封止樹脂70を透過している。図22において透過した封止樹脂70を、想像線(二点鎖線)で示している。
[0067]
 ダイパッド51には、図22、図26および図28に示すように、半導体素子A10が搭載されている。半導体装置B10の製造において、ダイパッド51は、複数の端子52とともに、同一のリードフレームから構成される。当該リードフレームは、たとえば銅、または銅合金である。図22に示すように、ダイパッド51は、本体部511および一対の吊り部512を有する。
[0068]
 図22に示すように、本体部511は、厚さ方向zに沿って視て矩形状である。図22、図23、図26および図28に示すように、本体部511は、パッド主面51Aおよびパッド裏面51Bを有する。パッド主面51Aは、厚さ方向zにおいて素子本体10の主面10Aと同じ向きを向く。パッド主面51Aには、たとえば銀めっきが施されている。パッド主面51Aと半導体素子A10の裏面電極22との間には、接合層59が介在している。接合層59は、導電性を有する。半導体素子A10においては、接合層59は、たとえば錫(Sn)および銀を主成分とする鉛フリーはんだである。これにより、裏面電極22は、接合層59を介してダイパッド51に導通している。パッド裏面51Bは、パッド主面51Aとは反対側を向く。パッド裏面51Bは、封止樹脂70から露出している。パッド裏面51Bは、半導体装置B10を配線基板に実装する際に用いられる。パッド裏面51Bには、たとえば錫めっきが施されている。半導体装置B10において、ダイパッド51が、図10に示す半導体素子A10のOUT端子に対応する。
[0069]
 図22に示すように、一対の吊り部512は、本体部511の第1方向xの両側につながっている。一対の吊り部512は、厚さ方向zに沿って視て第1方向xに延びる帯状である。図28に示すように、一対の吊り部512は、第1方向xから視てガルウイング状に屈曲している。半導体装置B10の製造において、一対の吊り部512は、本体部511をリードフレームに支持させる部分に相当する。図22および図25に示すように、一対の吊り部512の各々は、第1方向xを向く端面512Aを有する。一対の端面512Aは、封止樹脂70から露出している。
[0070]
 複数の端子52は、図22に示すように、ダイパッド51から離れて位置する。半導体装置B10が示す例においては、複数の端子52は、一対の第1端子521、一対の第2端子522、一対の第3端子523、および一対の第4端子524を含む。
[0071]
 図22および図27に示すように、一対の第1端子521は、半導体装置B10において、第1方向xの両側に配置されている。一対の第1端子521の各々は、パッド部521Aおよび露出部521Bを有する。パッド部521Aは、封止樹脂70に覆われている。厚さ方向zに沿って視て、一対のパッド部521Aの形状は、第2方向yを沿った仮想軸に対して線対称である。パッド部521Aの表面には、たとえば銀めっきが施されている。露出部521Bは、封止樹脂70から露出している。厚さ方向zに沿って視て、露出部521Bは、パッド部521Aから第1方向xに延びている。図23に示すように、露出部521Bは、第2方向yから視てガルウイング状に屈曲している。一対の露出部521Bの形状は、ともに等しい。露出部521Bは、半導体装置B10を配線基板に実装する際に用いられる。露出部521Bの表面には、たとえば錫めっきが施されている。
[0072]
 図22および図26に示すように、一対の第2端子522は、第1方向xにおいて一対の第1端子521の間に配置されている。一対の第2端子522の各々は、パッド部522Aおよび露出部522Bを有する。パッド部522Aは、封止樹脂70に覆われている。一対のパッド部522Aの形状は、ともに同一である。パッド部522Aの表面には、たとえば銀めっきが施されている。露出部522Bは、封止樹脂70から露出している。厚さ方向zに沿って視て、露出部522Bは、パッド部522Aから第1方向xに延びている。一対の露出部522Bの形状は、一対の露出部521Bの形状と等しい。露出部522Bは、半導体装置B10を配線基板に実装する際に用いられる。露出部522Bの表面には、たとえば錫めっきが施されている。
[0073]
 図22および図27に示すように、一対の第3端子523は、第2方向yにおいて、ダイパッド51に対して一対の第1端子521とは反対側に配置されている。一対の第3端子523は、第2方向yにおいて一対の第1端子521に対向している。一対の第3端子523の各々は、パッド部523Aおよび露出部523Bを有する。パッド部523Aは、封止樹脂70に覆われている。厚さ方向zに沿って視て、一対のパッド部523Aの形状は、第2方向yに沿った軸に対して線対称である。パッド部523Aの表面には、たとえば銀めっきが施されている。露出部523Bは、封止樹脂70から露出している。厚さ方向zに沿って視て、露出部523Bは、パッド部523Aから第1方向xに延びている。一対の露出部523Bの形状は、一対の露出部521Bの形状と等しい。露出部523Bは、半導体装置B10を配線基板に実装する際に用いられる。露出部523Bの表面には、たとえば錫めっきが施されている。
[0074]
 図22および図26に示すように、一対の第4端子524は、第2方向yにおいて、ダイパッド51に対して一対の第2端子522とは反対側に配置されている。一対の第4端子524は、第1方向xにおいて一対の第3端子523の間に配置されている。一対の第4端子524は、第2方向yにおいて一対の第2端子522に対向している。一対の第4端子524の各々は、パッド部524Aおよび露出部524Bを有する。パッド部524Aは、封止樹脂70に覆われている。一対のパッド部524Aの形状は、ともに同一である。パッド部524Aの表面には、たとえば銀めっきが施されている。露出部524Bは、封止樹脂70から露出している。厚さ方向zに沿って視て、露出部524Bは、パッド部524Aから第1方向xに延びている。一対の露出部524Bの形状は、一対の露出部521Bの形状と等しい。露出部524Bは、半導体装置B10を配線基板に実装する際に用いられる。露出部523Bの表面には、たとえば錫めっきが施されている。
[0075]
 複数の第1ワイヤ61は、図22および図26に示すように、主面電極21の複数の第2部212と、複数の端子52のうち、一対の第1端子521のいずれかのパッド部521A、および一対の第2端子522のパッド部522Aとに接合されている。複数の第1ワイヤ61の組成は、銅を含む。これにより、主面電極21は、複数の第1ワイヤ61を介して一対の第1端子521のいずれかと、一対の第2端子522とに導通している。半導体装置B10において、一対の第1端子521のいずれかと、一対の第2端子522とが、図10に示す半導体素子A10のGND端子に対応する。
[0076]
 図29に示すように、複数の第1ワイヤ61の各々の先端には、主面電極21の複数の第2部212のいずれかの第2層212Bに接合されたボンディング部611が形成されている。複数の第1ワイヤ61の各々は、ワイヤボンディングにより形成される。ボンディング部611は、ワイヤボンディングにおいて最初に形成されるボール状の部分である。
[0077]
 第2ワイヤ62は、図22に示すように、入力電極23と、一対の第1端子521のうち、複数の第1ワイヤ61が接合されていない当該第1端子521のパッド部521Aとに接合されている。半導体装置B10が示す例においては、第2ワイヤ62の組成は、銅を含む。第2ワイヤ62の組成は、銅に替えて金を含むものでもよい。これにより、入力電極23は、第2ワイヤ62を介して当該第1端子521に導通している。半導体装置B10において、当該第1端子521が、図10に示す半導体素子A10のIN端子に対応する。
[0078]
 封止樹脂70は、図26~図28に示すように、半導体素子A10、複数の第1ワイヤ61、および第2ワイヤ62と、ダイパッド51および複数の端子52の各々の一部ずつとを覆っている。封止樹脂70は、黒色のエポキシ樹脂を含む材料からなる。封止樹脂70は、頂面71、底面72、一対の第1側面731、および一対の第2側面732を有する。
[0079]
 図26~図28に示すように、頂面71は、厚さ方向zにおいて半導体素子A10の素子本体10に対して主面電極21が位置する側を向く。底面72は、頂面71とは反対側を向く。底面72から、ダイパッド51の本体部511のパッド裏面51Bが露出している。これにより、半導体装置B10は、ダイパッド51の一部が封止樹脂70から露出する構成をとる。底面72は、パッド裏面51Bを囲む枠状である。
[0080]
 図22~図25に示すように、一対の第1側面731は、第2方向yにおいて互いに離れて位置している。一対の第1側面731の各々は、厚さ方向zの両側において頂面71および底面72につながっている。一対の第1側面731のうち、一方の当該第1側面731から、一対の第1端子521の露出部521Bと、一対の第2端子522の露出部522Bとが露出している。一対の第1側面731のうち、他方の当該第1側面731から、一対の第3端子523の露出部523Bと、一対の第4端子524の露出部524Bとが露出している。
[0081]
 図22~図25に示すように、一対の第2側面732は、第1方向xにおいて互いに離れて位置している。一対の第2側面732の各々は、厚さ方向zの両側において頂面71および底面72につながっている。一対の第2側面732の各々は、第2方向yの両側において一対の第1側面731につながっている。一対の第2側面732から、ダイパッド51の一対の吊り部512の端面512Aが露出している。
[0082]
 次に、半導体素子A10および半導体装置B10の作用効果について説明する。
[0083]
 半導体素子A10においては、素子本体10に導通する主面電極21は、素子本体10の主面10Aに設けられた第1部211と、第1部211に接して設けられた複数の第2部212を有する。複数の第2部212は、第1部211から厚さ方向zの主面10Aが向く側に突出している。厚さ方向zに沿って視て、複数の第2部212の合計面積が、複数の第2部212に重なる部分を含めた第1部211の面積よりも小である。これにより、第1部211の体積に対して、複数の第2部212の合計体積を小とすることができるため、温度による主面電極21の体積変化が抑制される。よって、半導体素子A10に発生する厚さ方向zに対する反りを抑制することができる。したがって、半導体素子A10によれば、放熱性の向上を図りつつ、反りを抑制することが可能となる。
[0084]
 主面電極21の第1部211の組成は、銅を含む。これにより、主面電極21の熱伝導率が比較的大となるため、半導体素子A10の放熱性を向上させることができる。半導体素子A10の放熱性の向上を図るため、厚さ方向zに沿って視て、素子本体10の主面10Aの面積に対する主面電極21の面積の割合は、50%以上90%以下であることが好ましい。なお、厚さ方向zから視た主面電極21の面積は、1.0mm 2以上であることが、半導体素子A10の放熱性の向上を図る上で好ましい。
[0085]
 素子本体10には、スイッチング回路30と、スイッチング回路30に導通する制御回路40が構成されている。これにより、半導体素子A10は、スイッチング回路30のみならず、スイッチング回路30の制御機能を兼ね備えたものとなる。また、主面電極21は、スイッチング回路30に重なっている。これにより、スイッチング回路30の駆動により発生した熱を、より効率的に放熱させることができる。
[0086]
 半導体装置B10は、半導体素子A10と、半導体素子A10が搭載されるダイパッド51と、ダイパッド51と半導体素子A10の裏面電極22との間に介在し、かつ導電性を有する接合層59とを備える。先述のとおり、半導体素子A10の反りは抑制されたものとなるため、ダイパッド51に対する半導体素子A10の接合強度の低下を防止することができる。さらに、半導体装置B10は、ダイパッド51から離れて位置する端子52と、半導体素子A10の主面電極21の複数の第2部212のいずれかと端子52とに接合されたワイヤ(複数の第1ワイヤ61のいずれか)とを備える。当該ワイヤの組成は、銅を含む。これにより、半導体装置B10において、半導体素子A10の放熱性をより向上させることができる。
[0087]
 半導体素子A10においては、主面電極21の複数の第2部212の各々は、第1部211に積層された第1層212Aと、第1層212Aに積層された第2層212Bを有する。第1層212Aおよび第2層212Bの各々の組成は、ともに金属元素を含む。第2層212Bの組成に含まれる金属元素は、第1層212Aの組成に含まれる金属元素とは異なる。これにより、半導体装置B10において、第1部211、および第1ワイヤ61の各々の組成が銅を含む場合であっても、複数の第2部212のいずれかに対して複数の第1ワイヤ61のいずれかをワイヤボンディングによって確実に接合させることができる。複数の第2部212は、複数の第1ワイヤ61の接合によって素子本体10に作用する熱衝撃などを緩和する効果がある。この場合において、第1層212Aの組成は、ニッケルを含み、かつ第2層212Bの組成は、パラジウムを含むことが好ましい。
[0088]
 半導体素子A10は、素子本体10の主面10Aと、主面電極21の第1部211との間に介在する下地層29をさらに備える。下地層29は、主面10Aに接するバリア層291と、バリア層291と第1部211との間に介在するシード層292を有する。これにより、下地層29を導電経路とした電解めっきにより、主面電極21を容易に形成することができる。また、バリア層291により、主面電極21を構成する金属が素子本体10に拡散することを防止できる。
[0089]
 半導体素子A10は、素子本体10の裏面10Bに設けられ、かつ素子本体10に導通する裏面電極22をさらに備える。素子本体10(半導体基板11)には、裏面10Bを含み、かつ裏面電極22に接するケイ化物層111が形成されている。ケイ化物層111の組成は、ケイ素と、ケイ素とは異なる金属元素とを含む。このような構成をとると、裏面10Bに対する裏面電極22の接合力を向上させることができる。ケイ化物層111の組成に含まれるケイ素とは異なる金属元素は、ニッケルであることが好ましい。
[0090]
 〔第2実施形態〕
 図30および図31に基づき、本開示の第2実施形態にかかる半導体素子A20と、半導体素子A20を備える半導体装置B20について説明する。これらの図において、先述した半導体素子A10および半導体装置B10と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図30の断面位置は、図4の断面位置と同一である。図31の断面位置は、図29の断面位置と同一である。
[0091]
 <半導体素子A20>
 図30に基づき、半導体素子A20について説明する。半導体素子A20においては、主面電極21の複数の第2部212の構成が、先述した半導体素子A10の当該構成と異なる。
[0092]
 図30に示すように、主面電極21の複数の第2部212の各々は、第1層212A、第2層212Bおよび第3層212Cを有する。
[0093]
 図30に示すように、第1層212Aは、主面電極21の第1部211に積層されている。第1層212Aの組成は、銅を含む。
[0094]
 図30に示すように、第2層212Bは、第1層212Aに積層されている。第2層212Bの組成は、金属元素を含む。第2層212Bの組成に含まれる金属元素は、第1層212Aの組成に含まれる金属元素、すなわち銅とは異なる。第2層212Bの組成は、ニッケルを含む。
[0095]
 図30に示すように、第3層212Cは、第2層212Bに積層されている。第3層212Cの組成は、第1層212Aの組成に含まれる金属元素、すなわち銅と、第2層212Bの組成に含まれる金属元素とはいずれも異なる金属元素を含む。第3層212Cの組成は、パラジウムを含む。第3層212Cの組成は、パラジウムに替えて金を含むものでもよい。
[0096]
 <半導体装置B20>
 図31に基づき、半導体装置B20について説明する。半導体装置B20は、半導体装置B10のダイパッド51に、先述した半導体素子A10に替えて半導体素子A20を搭載したものである。
[0097]
 図31に示すように、複数の第1ワイヤ61の各々において、ボンディング部611は、第2部212(主面電極21)の第3層212Cに接合されている。
[0098]
 次に、半導体素子A20および半導体装置B20の作用効果について説明する。
[0099]
 半導体素子A20においては、素子本体10に導通する主面電極21は、素子本体10の主面10Aに設けられた第1部211と、第1部211に接して設けられた複数の第2部212を有する。複数の第2部212は、第1部211から厚さ方向zの主面10Aが向く側に突出している。厚さ方向zに沿って視て、複数の第2部212の合計面積が、複数の第2部212に重なる部分を含めた第1部211の面積よりも小である。したがって、半導体素子A20によっても、放熱性の向上を図りつつ、反りを抑制することが可能となる。
[0100]
 半導体装置B20は、半導体素子A20と、半導体素子A20が搭載されるダイパッド51と、ダイパッド51と半導体素子A20の裏面電極22との間に介在し、かつ導電性を有する接合層59とを備える。先述のとおり、半導体素子A20の反りは抑制されたものとなるため、ダイパッド51に対する半導体素子A20の接合強度の低下を防止することができる。さらに、半導体装置B20は、ダイパッド51から離れて位置する端子52と、半導体素子A20の主面電極21の複数の第2部212のいずれかと端子52とに接合されたワイヤ(複数の第1ワイヤ61のいずれか)とを備える。当該ワイヤの組成は、銅を含む。これにより、半導体装置B20においても、半導体素子A20の放熱性をより向上させることができる。
[0101]
 半導体素子A20においては、主面電極21の複数の第2部212の各々は、第1部211に積層された第1層212Aと、第1層212Aに積層された第2層212Bと、第2層212Bに積層された第3層212Cを有する。第1層212Aの組成は、銅を含む。第2層212Bの組成に含まれる金属元素は、第1層212Aの組成に含まれる金属元素とは異なる。すなわち、第2層212Bの組成に含まれる金属元素は、銅とは異なる。第3層212Cの組成は、第1層212Aの組成に含まれる金属元素、および第2層212Bの組成に含まれる金属元素とはいずれも異なる金属元素を含む。すなわち、第3層212Cの組成に含まれる金属元素は、銅とは異なる。これにより、半導体装置B20において、第1部211、複数の第2部212の第1層212A、および複数の第1ワイヤ61の各々の組成が銅を含む場合であっても、複数の第2部212のいずれかに対して複数の第1ワイヤ61のいずれかをワイヤボンディングによって確実に接合させることができる。この場合において、第2層212Bの組成は、ニッケルを含み、かつ第3層212Cの組成は、パラジウムを含むことが好ましい。
[0102]
 〔第3実施形態〕
 図32~図34に基づき、本開示の第3実施形態にかかる半導体素子A30と、半導体素子A30を備える半導体装置B30について説明する。これらの図において、先述した半導体素子A10および半導体装置B10と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図32の断面位置は、図4の断面位置と同一である。図33の断面位置は、図29の断面位置と同一である。図34の拡大前の断面位置は、図28の断面位置と同一である。
[0103]
 <半導体素子A30>
 図32に基づき、半導体素子A30について説明する。半導体素子A30においては、主面電極21の複数の第2部212の構成が、先述した半導体素子A10の当該構成と異なる。
[0104]
 図32に示すように、主面電極21の複数の第2部212の各々は、第1層212A、第2層212B、第3層212Cおよび第4層212Dを有する。
[0105]
 図32に示すように、第1層212Aは、主面電極21の第1部211に積層されている。第1層212Aの組成は、銅を含む。
[0106]
 図32に示すように、第2層212Bは、第1層212Aに積層されている。第2層212Bの組成は、金属元素を含む。第2層212Bの組成に含まれる金属元素は、第1層212Aの組成に含まれる金属元素、すなわち銅とは異なる。第2層212Bの組成は、ニッケルを含む。
[0107]
 図32に示すように、第3層212Cは、第2層212Bに積層されている。第3層212Cの組成は、第1層212Aの組成に含まれる金属元素、すなわち銅と、第2層212Bの組成に含まれる金属元素とはいずれも異なる金属元素を含む。第3層212Cの組成は、パラジウムを含む。
[0108]
 図32に示すように、第4層212Dは、第3層212Cに積層されている。第4層212Dの組成は、第1層212Aの組成に含まれる金属元素、すなわち銅と、第2層212Bの組成に含まれる金属元素と、第3層212Cの組成に含まれる金属元素とはいずれも異なる金属元素を含む。第4層212Dの組成は、金を含む。
[0109]
 <半導体装置B30>
 図33および図34に基づき、半導体装置B30について説明する。半導体装置B30は、半導体装置B30のダイパッド51に、先述した半導体素子A10に替えて半導体素子A30を搭載したものである。さらに半導体装置B20においては、接合層59の構成が、先述した半導体装置B10の当該構成と異なる。
[0110]
 図33に示すように、複数の第1ワイヤ61の各々において、ボンディング部611は、第2部212(主面電極21)の第4層212Dに接合されている。
[0111]
 半導体素子A30において、図34に示す接合層59は、銀の焼結体を含む。接合層59の組成は、錫を含まない。
[0112]
 次に、半導体素子A30および半導体装置B30の作用効果について説明する。
[0113]
 半導体素子A30においては、素子本体10に導通する主面電極21は、素子本体10の主面10Aに設けられた第1部211と、第1部211に接して設けられた複数の第2部212を有する。複数の第2部212は、第1部211から厚さ方向zの主面10Aが向く側に突出している。厚さ方向zに沿って視て、複数の第2部212の合計面積が、複数の第2部212に重なる部分を含めた第1部211の面積よりも小である。したがって、半導体素子A30によっても、放熱性の向上を図りつつ、反りを抑制することが可能となる。
[0114]
 半導体装置B30は、半導体素子A30と、半導体素子A30が搭載されるダイパッド51と、ダイパッド51と半導体素子A30の裏面電極22との間に介在し、かつ導電性を有する接合層59とを備える。先述のとおり、半導体素子A30の反りは抑制されたものとなるため、ダイパッド51に対する半導体素子A30の接合強度の低下を防止することができる。さらに、半導体装置B30は、ダイパッド51から離れて位置する端子52と、半導体素子A30の主面電極21の複数の第2部212のいずれかと端子52とに接合されたワイヤ(複数の第1ワイヤ61のいずれか)とを備える。当該ワイヤの組成は、銅を含む。これにより、半導体装置B30においても、半導体素子A30の放熱性をより向上させることができる。
[0115]
 半導体素子A30においては、主面電極21の複数の第2部212の各々は、第1部211に積層された第1層212Aと、第1層212Aに積層された第2層212Bと、第2層212Bに積層された第3層212Cと、第3層212Cに積層された第4層212Dとを有する。第1層212Aの組成は、銅を含む。第2層212Bの組成に含まれる金属元素は、第1層212Aの組成に含まれる金属元素とは異なる。すなわち、第2層212Bの組成に含まれる金属元素は、銅とは異なる。第3層212Cの組成は、第1層212Aの組成に含まれる金属元素、および第2層212Bの組成に含まれる金属元素とはいずれも異なる金属元素を含む。すなわち、第3層212Cの組成に含まれる金属元素は、銅とは異なる。第4層212Dの組成は、第1層212Aの組成に含まれる金属元素、第2層212Bの組成に含まれる金属元素、および第3層212Cの組成に含まれる金属元素とはいずれも異なる金属元素を含む。すなわち、第4層212Dの組成に含まれる金属元素は、銅とは異なる。これにより、半導体装置B30において、第1部211、複数の第2部212の第1層212A、および複数の第1ワイヤ61の各々の組成が銅を含む場合であっても、複数の第2部212のいずれかに対して複数の第1ワイヤ61のいずれかをワイヤボンディングによって確実に接合させることができる。この場合において、第2層212Bの組成は、ニッケルを含み、かつ第3層212Cの組成は、パラジウムを含むことが好ましい。
[0116]
 さらに、第4層212Dの組成は、金を含むことが好ましい。図18および図19に示す半導体素子A10の裏面電極22の製造工程において、熱処理により素子本体10(半導体基板11)にケイ化物層111が形成されると、複数の第2部212の各々において、第3層212Cに、第2層212Bの組成に含まれる金属元素、すなわちニッケルが拡散されることがある。図31に示す場合において、ニッケルが拡散された第3層212Cに対して複数の第1ワイヤ61のいずれかをワイヤボンディングにより接合させると、当該第3層212Cを有する複数の第2部212のいずれかに対するボンディング部611の接合不良が発生する。そこで、図33に示すように第4層212Dに対して複数の第1ワイヤ61のいずれかをワイヤボンディングにより接合させると、当該第4層212Dを有する複数の第2部212のいずれかに対するボンディング部611の接合不良を防ぐことができる。これは、第4層212Dの組成は金を含むことにより、第3層212Cに拡散されたニッケルが、さらに第4層212Dまで拡散されないためである。
[0117]
 本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
[0118]
 本開示における種々の実施形態は、以下の付記として規定しうる。
[0119]
 付記1.厚さ方向を向く主面を有する素子本体と、
 前記素子本体に導通する主面電極と、を備え、
 前記主面電極は、前記主面に設けられた第1部と、前記第1部に接して設けられ、かつ前記厚さ方向に対して直交する方向において互いに離れて位置する複数の第2部と、を有し、
 前記厚さ方向に沿って視て、前記複数の第2部の合計面積が、前記複数の第2部に重なる部分を含めた前記第1部の面積よりも小である、半導体素子。
[0120]
 付記2.前記第1部の組成は、銅を含む、付記1に記載の半導体素子。
[0121]
 付記3.前記主面と前記第1部との間に介在する下地層をさらに備え、
 前記下地層は、前記主面に接するバリア層と、前記バリア層と前記第1部との間に介在するシード層と、を有し、
 前記シード層の組成は、前記第1部の組成と同一である、付記2に記載の半導体素子。
[0122]
 付記4.前記厚さ方向に沿って視て、前記複数の第2部に重なる部分を含めた前記第1部の面積に対する、前記複数の第2部の合計面積の割合は、20%以上50%以下である、付記2または3に記載の半導体素子。
[0123]
 付記5.前記厚さ方向に沿って視て、前記主面の面積に対する前記主面電極の面積の割合は、50%以上90%以下である、付記4に記載の半導体素子。
[0124]
 付記6.前記素子本体には、スイッチング回路と、前記スイッチング回路に導通する制御回路と、が構成され、
 前記厚さ方向に沿って視て、前記主面電極は、前記スイッチング回路に重なっている、付記2ないし5のいずれかに記載の半導体素子。
[0125]
 付記7.前記主面に設けられ、かつ前記制御回路に導通する入力電極をさらに備え、
 前記入力電極は、前記主面電極から離れて位置する、付記6に記載の半導体素子。
[0126]
 付記8.前記複数の第2部の各々は、前記第1部に積層された第1層と、前記第1層に積層された第2層と、を有し、
 前記第1層および前記第2層の各々の組成は、ともに金属元素を含み、
 前記第2層の組成に含まれる金属元素は、前記第1層の組成に含まれる金属元素とは異なる、付記1ないし7のいずれかに記載の半導体素子。
[0127]
 付記9.前記第1層の組成は、ニッケルを含む、付記8に記載の半導体素子。
[0128]
 付記10.前記第2層の組成は、パラジウムを含む、付記9に記載の半導体素子。
[0129]
 付記11.前記複数の第2部の各々は、前記第2層に積層された第3層を有し、
 前記第1層の組成は、銅を含み、
 前記第3層の組成は、前記第1層の組成に含まれる金属元素、および前記第2層の組成に含まれる金属元素とはいずれも異なる金属元素を含む、付記8に記載の半導体素子。
[0130]
 付記12.前記第2層の組成は、ニッケルを含む、付記11に記載の半導体素子。
[0131]
 付記13.前記第3層の組成は、パラジウムを含む、付記12に記載の半導体素子。
[0132]
 付記14.前記複数の第2部の各々は、前記第3層に積層された第4層を有し、
 前記第4層の組成は、前記第1層の組成に含まれる金属元素、前記第2層の組成に含まれる金属元素、および前記第3層の組成に含まれる金属元素とはいずれも異なる金属元素を含む、付記11ないし13のいずれかに記載の半導体素子。
[0133]
 付記15.前記第4層の組成は、金を含む、付記14に記載の半導体素子。
[0134]
 付記16.前記素子本体は、前記主面とは反対側を向く裏面を有し、
 前記裏面に設けられ、かつ前記素子本体に導通する裏面電極をさらに備え、
 前記素子本体には、前記裏面を含み、かつ前記裏面電極に接するケイ化物層が形成され、
 前記ケイ化物層の組成は、ケイ素と、ケイ素とは異なる金属元素と、を含む、付記1ないし15のいずれかに記載の半導体素子。
[0135]
 付記17.前記ケイ化物層の組成は、ケイ素およびニッケルを含む、付記16に記載の半導体素子。
[0136]
 付記18.付記16または17記載の半導体素子と、
 前記半導体素子が搭載されるダイパッドと、
 前記ダイパッドと前記裏面電極との間に介在し、かつ導電性を有する接合層と、
 前記ダイパッドから離れて位置する端子と、
 前記複数の第2部のいずれかと前記端子とに接合されたワイヤと、を備え、
 前記ワイヤの組成は、銅を含む、半導体装置。
[0137]
 付記19.前記接合層は、銀の焼結体を含む、付記18に記載の半導体装置。
[0138]
 付記20.前記半導体素子および前記ワイヤを覆う封止樹脂をさらに備え、
 前記ダイパッドの一部が前記封止樹脂から露出している、付記18または19に記載の半導体装置。

請求の範囲

[請求項1]
 厚さ方向を向く主面を有する素子本体と、
 前記素子本体に導通する主面電極と、を備え、
 前記主面電極は、前記主面の上に設けられた第1部と、前記第1部に接して設けられ、かつ前記厚さ方向に対して直交する方向において互いに離れて位置する複数の第2部と、を有し、
 前記厚さ方向に沿って視て、前記複数の第2部の合計面積が、前記複数の第2部に重なる部分を含めた前記第1部の面積よりも小である、半導体素子。
[請求項2]
 前記第1部の組成は、銅を含む、請求項1に記載の半導体素子。
[請求項3]
 前記主面と前記第1部との間に介在する下地層をさらに備え、
 前記下地層は、前記主面に接するバリア層と、前記バリア層と前記第1部との間に介在するシード層と、を有し、
 前記シード層の組成は、前記第1部の組成と同一である、請求項2に記載の半導体素子。
[請求項4]
 前記厚さ方向に沿って視て、前記複数の第2部に重なる部分を含めた前記第1部の面積に対する、前記複数の第2部の合計面積の割合は、20%以上50%以下である、請求項2または3に記載の半導体素子。
[請求項5]
 前記厚さ方向に沿って視て、前記主面の面積に対する前記主面電極の面積の割合は、50%以上90%以下である、請求項4に記載の半導体素子。
[請求項6]
 前記素子本体には、スイッチング回路と、前記スイッチング回路に導通する制御回路と、が構成され、
 前記厚さ方向に沿って視て、前記主面電極は、前記スイッチング回路に重なっている、請求項2ないし5のいずれかに記載の半導体素子。
[請求項7]
 前記主面に設けられ、かつ前記制御回路に導通する入力電極をさらに備え、
 前記入力電極は、前記主面電極から離れて位置する、請求項6に記載の半導体素子。
[請求項8]
 前記複数の第2部の各々は、前記第1部に積層された第1層と、前記第1層に積層された第2層と、を有し、
 前記第1層および前記第2層の各々の組成は、ともに金属元素を含み、
 前記第2層の組成に含まれる金属元素は、前記第1層の組成に含まれる金属元素とは異なる、請求項1ないし7のいずれかに記載の半導体素子。
[請求項9]
 前記第1層の組成は、ニッケルを含む、請求項8に記載の半導体素子。
[請求項10]
 前記第2層の組成は、パラジウムを含む、請求項9に記載の半導体素子。
[請求項11]
 前記複数の第2部の各々は、前記第2層に積層された第3層を有し、
 前記第1層の組成は、銅を含み、
 前記第3層の組成は、前記第1層の組成に含まれる金属元素、および前記第2層の組成に含まれる金属元素とはいずれも異なる金属元素を含む、請求項8に記載の半導体素子。
[請求項12]
 前記第2層の組成は、ニッケルを含む、請求項11に記載の半導体素子。
[請求項13]
 前記第3層の組成は、パラジウムを含む、請求項12に記載の半導体素子。
[請求項14]
 前記複数の第2部の各々は、前記第3層に積層された第4層を有し、
 前記第4層の組成は、前記第1層の組成に含まれる金属元素、前記第2層の組成に含まれる金属元素、および前記第3層の組成に含まれる金属元素とはいずれも異なる金属元素を含む、請求項11ないし13のいずれかに記載の半導体素子。
[請求項15]
 前記第4層の組成は、金を含む、請求項14に記載の半導体素子。
[請求項16]
 前記素子本体は、前記主面とは反対側を向く裏面を有し、
 前記裏面に設けられ、かつ前記素子本体に導通する裏面電極をさらに備え、
 前記素子本体には、前記裏面を含み、かつ前記裏面電極に接するケイ化物層が形成され、
 前記ケイ化物層の組成は、ケイ素と、ケイ素とは異なる金属元素と、を含む、請求項1ないし15のいずれかに記載の半導体素子。
[請求項17]
 前記ケイ化物層の組成は、ケイ素およびニッケルを含む、請求項16に記載の半導体素子。
[請求項18]
 請求項16または17記載の半導体素子と、
 前記半導体素子が搭載されるダイパッドと、
 前記ダイパッドと前記裏面電極との間に介在し、かつ導電性を有する接合層と、
 前記ダイパッドから離れて位置する端子と、
 前記複数の第2部のいずれかと前記端子とに接合されたワイヤと、を備え、
 前記ワイヤの組成は、銅を含む、半導体装置。
[請求項19]
 前記接合層は、銀の焼結体を含む、請求項18に記載の半導体装置。
[請求項20]
 前記半導体素子および前記ワイヤを覆う封止樹脂をさらに備え、
 前記ダイパッドの一部が前記封止樹脂から露出している、請求項18または19に記載の半導体装置。

図面

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[ 図 2]

[ 図 3]

[ 図 4]

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[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20]

[ 図 21]

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