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国際・国内特許データベース検索
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1. (WO2020012691) 容量素子
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国際公開番号: WO/2020/012691 国際出願番号: PCT/JP2019/006944
国際公開日: 16.01.2020 国際出願日: 25.02.2019
IPC:
H01L 21/822 (2006.01) ,H01L 21/329 (2006.01) ,H01L 27/04 (2006.01) ,H01L 29/866 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
328
バイポーラ型の装置,例.ダイオード,トランジスタ,サイリスタ,の製造のための多段階工程
329
装置が1つまたは2つの電極からなるもの,例.ダイオード
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
86
整流,増幅,発振またはスイッチされる電流を流す1つ以上の電極に電流または電圧のみの変化のみを与えることにより制御可能なもの
861
ダイオード
866
ツェナーダイオード
出願人:
株式会社村田製作所 MURATA MANUFACTURING CO., LTD. [JP/JP]; 京都府長岡京市東神足1丁目10番1号 10-1, Higashikotari 1-chome, Nagaokakyo-shi, Kyoto 6178555, JP
発明者:
中磯 俊幸 NAKAISO Toshiyuki; JP
代理人:
特許業務法人 楓国際特許事務所 KAEDE PATENT ATTORNEYS' OFFICE; 大阪府大阪市中央区農人橋1丁目4番34号 1-4-34, Noninbashi, Chuo-ku, Osaka-shi, Osaka 5400011, JP
優先権情報:
2018-13128611.07.2018JP
発明の名称: (EN) CAPACITIVE ELEMENT
(FR) ÉLÉMENT CAPACITIF
(JA) 容量素子
要約:
(EN) A capacitive element (101) according to the present invention is provided with: a substrate (1); a lower electrode (10) which is formed on the substrate (1); a plurality of first upper electrodes (41A, 41B) which are arranged so as to face the lower electrode (10); second upper electrodes (42A, 42B) which are arranged so as to face the lower electrode (10); a dielectric layer which is arranged between the lower electrode (10) and the first upper electrodes (41A, 41B) and between the lower electrode (10) and the second upper electrodes (42A, 42B); a first wiring conductor (61) which connects the first upper electrodes (41A, 41B) to each other; and a second wiring conductor (62) which connects the second upper electrodes (42A, 42B) to each other. The first upper electrodes (41A, 41B) and the second upper electrodes (42A, 42B) are adjacent to each other in the X axis direction in the plane along the lower electrode (10); and the first upper electrodes (41A, 41B) and the second upper electrodes (42A, 42B) are adjacent to each other in the Y axis direction in the plane along the lower electrode (10).
(FR) Un élément capacitif (101) selon la présente invention comporte : un substrat (1) ; une électrode inférieure (10) qui est formée sur le substrat (1) ; une pluralité de premières électrodes supérieures (41A, 41B) qui sont agencées de façon à faire face à l'électrode inférieure (10) ; des secondes électrodes supérieures (42A, 42B) qui sont agencées de façon à faire face à l'électrode inférieure (10) ; une couche diélectrique qui est disposée entre l'électrode inférieure (10) et les premières électrodes supérieures (41A, 41B) et entre l'électrode inférieure (10) et les secondes électrodes supérieures (42A, 42B) ; un premier conducteur de câblage (61) qui connecte les premières électrodes supérieures (41A, 41B) les unes aux autres ; et un second conducteur de câblage (62) qui connecte les secondes électrodes supérieures (42A, 42B) les unes aux autres. Les premières électrodes supérieures (41A, 41B) et les secondes électrodes supérieures (42A, 42B) sont adjacentes les unes aux autres dans la direction de l'axe X dans le plan le long de l'électrode inférieure (10) ; et les premières électrodes supérieures (41A, 41B) et les secondes électrodes supérieures (42A, 42B) sont adjacentes les unes aux autres dans la direction de l'axe Y dans le plan le long de l'électrode inférieure (10).
(JA) 容量素子(101)は、基板(1)と、基板(1)に形成された下部電極(10)と、下部電極(10)に対向配置された複数の第1上部電極(41A,41B)と、下部電極(10)に対向配置された第2上部電極(42A,42B)と、下部電極(10)と第1上部電極(41A,41B)との間、及び下部電極(10)と第2上部電極(42A,42B)との間に配置された誘電体層と、第1上部電極(41A,41B)を互いに接続する第1配線導体(61)と、第2上部電極(42A,42B)を互いに接続する第2配線導体(62)と、を備える。そして、下部電極(10)に沿った面方向でX軸方向に、第1上部電極(41A,41B)と第2上部電極(42A,42B)とは隣接し、かつ下部電極(10)に沿った面方向でY軸方向に、第1上部電極(41A,41B)と第2上部電極(42A,42B)とは隣接する。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関 (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)