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国際・国内特許データベース検索
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1. (WO2020012557) 位相同期回路
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国際公開番号: WO/2020/012557 国際出願番号: PCT/JP2018/026039
国際公開日: 16.01.2020 国際出願日: 10.07.2018
IPC:
H03L 7/197 (2006.01)
H 電気
03
基本電子回路
L
電子的振動またはパルス発生器の自動制御,起動,同期または安定化
7
周波数または位相の自動制御;同期
06
周波数または位相ロックループに加えられる基準信号を用いるもの
16
間接的な周波数の合成,すなわち周波数または位相ロックループを用いる予じめ決められた多数の周波数の内の所望の一つを発生するもの
18
ループの中に分周器または計数器を用いるもの
197
ループをロックするために時間差を用いるもの,適時変化可能な数値間を計数する計数器,または適時変化可能な係数によって分周する分周器,例.非整数の周波数分周を得るもの
出願人:
三菱電機株式会社 MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 東京都千代田区丸の内二丁目7番3号 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310, JP
発明者:
池田 翔 IKEDA, Sho; JP
平井 暁人 HIRAI, Akihito; JP
堤 恒次 TSUTSUMI, Koji; JP
下澤 充弘 SHIMOZAWA, Mitsuhiro; JP
代理人:
田澤 英昭 TAZAWA, Hideaki; JP
濱田 初音 HAMADA, Hatsune; JP
中島 成 NAKASHIMA, Nari; JP
坂元 辰哉 SAKAMOTO, Tatsuya; JP
辻岡 将昭 TSUJIOKA, Masaaki; JP
井上 和真 INOUE, Kazuma; JP
優先権情報:
発明の名称: (EN) PHASE-LOCKED LOOP CIRCUIT
(FR) CIRCUIT À BOUCLE À VERROUILLAGE DE PHASE
(JA) 位相同期回路
要約:
(EN) This phase-locked loop circuit is configured to comprise: a frequency division ratio control circuit (8) that, in synchronization with a frequency division signal output from a variable frequency divider (7), controls the frequency division ratio of an output signal in a variable frequency divider (7) on the basis of an additive signal formed by adding a negative feedback signal to a frequency division ratio setting signal indicating the frequency division ratio; a first phase detection circuit (10) that calculates a first phase detection signal indicating the phase of an output signal of a signal output circuit (3); a second phase detection circuit (13) that calculates a second phase detection signal indicating the phase of the output signal if the frequency division ratio control circuit (8) is considered to be controlling the frequency division ratio of the output signal in the variable frequency divider (7) in synchronization with a reference signal; and a shift circuit (17) that generates a negative feedback signal on the basis of the difference between the first phase detection signal and the second phase detection signal and outputs an additive signal formed by adding the generated negative feedback signal and the frequency division ratio setting signal to the frequency division ratio control circuit (8).
(FR) La présente invention concerne un circuit à boucle à verrouillage de phase configuré pour comprendre : un circuit de commande de rapport de division de fréquence (8) qui, en synchronisation avec un signal de division de fréquence émis par un diviseur de fréquence variable (7), commande le rapport de division de fréquence d'un signal de sortie dans un diviseur de fréquence variable (7) sur la base d'un signal additif formé par l'ajout d'un signal de rétroaction négatif à un signal de réglage de rapport de division de fréquence indiquant le rapport de division de fréquence; un premier circuit de détection de phase (10) qui calcule un premier signal de détection de phase indiquant la phase d'un signal de sortie d'un circuit de sortie de signal (3); un second circuit de détection de phase (13) qui calcule un second signal de détection de phase indiquant la phase du signal de sortie si le circuit de commande de rapport de division de fréquence (8) est considéré comme commandant le rapport de division de fréquence du signal de sortie dans le diviseur de fréquence variable (7) en synchronisation avec un signal de référence; et un circuit de décalage (17) qui génère un signal de rétroaction négatif sur la base de la différence entre le premier signal de détection de phase et le second signal de détection de phase et émet un signal additif formé par l'addition du signal de rétroaction négative généré et du signal de réglage de rapport de division de fréquence vers le circuit de commande de rapport de division de fréquence (8).
(JA) 可変分周器(7)から出力された分周信号に同期して、分周比を示す分周比設定信号に負帰還信号が加算されている加算信号に基づいて、可変分周器(7)における出力信号の分周比を制御する分周比制御回路(8)と、信号出力回路(3)の出力信号の位相を示す第1の位相検出信号を算出する第1の位相検出回路(10)と、分周比制御回路(8)が基準信号に同期して、可変分周器(7)における出力信号の分周比を制御しているとした場合の出力信号の位相を示す第2の位相検出信号を算出する第2の位相検出回路(13)と、第1の位相検出信号と第2の位相検出信号との差分から負帰還信号を生成し、生成した負帰還信号と分周比設定信号との加算信号を分周比制御回路(8)に出力するシフト回路(17)とを備えるように、位相同期回路を構成した。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関 (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)