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1. (WO2020012550) 位相同期回路、送受信回路及び集積回路
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国際公開番号: WO/2020/012550 国際出願番号: PCT/JP2018/025983
国際公開日: 16.01.2020 国際出願日: 10.07.2018
IPC:
H03L 7/00 (2006.01) ,H03L 7/07 (2006.01) ,H04B 1/403 (2015.01)
H 電気
03
基本電子回路
L
電子的振動またはパルス発生器の自動制御,起動,同期または安定化
7
周波数または位相の自動制御;同期
H 電気
03
基本電子回路
L
電子的振動またはパルス発生器の自動制御,起動,同期または安定化
7
周波数または位相の自動制御;同期
06
周波数または位相ロックループに加えられる基準信号を用いるもの
07
いくつかのループを用いるもの,例.冗長クロック信号発生のためのもの
[IPC code unknown for H04B 1/403]
出願人:
株式会社ソシオネクスト SOCIONEXT INC. [JP/JP]; 神奈川県横浜市港北区新横浜二丁目10番23 2-10-23 Shin-Yokohama, Kohoku-ku, Yokohama-shi, Kanagawa 2220033, JP
発明者:
柘植 政利 TSUGE, Masatoshi; JP
代理人:
國分 孝悦 KOKUBUN, Takayoshi; JP
優先権情報:
発明の名称: (EN) PHASE SYNCHRONIZATION CIRCUIT, TRANSMISSION AND RECEPTION CIRCUIT, AND INTEGRATED CIRCUIT
(FR) CIRCUIT DE SYNCHRONISATION DE PHASE, CIRCUIT D'ÉMISSION ET DE RÉCEPTION, ET CIRCUIT INTÉGRÉ
(JA) 位相同期回路、送受信回路及び集積回路
要約:
(EN) This phase synchronization circuit comprises: a first delay circuit (311) that delays a first reference clock signal by an adjustable first delay amount and outputs a first delayed reference clock signal; first clock control circuits (312-314, 316) that compare the phases of the first delayed reference clock signal and a first output clock signal and generate a first clock control signal on the basis of the comparison result; a first clock signal generation circuit (315) that generates the first output clock signal on the basis of the first clock control signal; and first monitoring circuits (317, 318) that monitor the jitter of the first output clock signal and adjust the first delay amount on the basis of the result of monitoring the jitter of the first output clock signal.
(FR) Circuit de synchronisation de phase comprenant : un premier circuit de retard (311) qui retarde un premier signal d'horloge de référence d'une première quantité de retard réglable et émet un premier signal d'horloge de référence retardé ; des premiers circuits de commande d'horloge (312-314, 316) qui comparent les phases du premier signal d'horloge de référence retardé et d'un premier signal d'horloge de sortie et génèrent un premier signal de commande d'horloge sur la base du résultat de comparaison ; un premier circuit de génération de signal d'horloge (315) qui génère le premier signal d'horloge de sortie sur la base du premier signal de commande d'horloge ; et des premiers circuits de surveillance (317, 318) qui surveillent la gigue du premier signal d'horloge de sortie et ajustent la première quantité de retard sur la base du résultat de surveillance de la gigue du premier signal d'horloge de sortie.
(JA) 位相同期回路は、第1の遅延量が調整可能であり、前記第1の遅延量で第1の参照クロック信号を遅延し、第1の遅延参照クロック信号を出力する第1の遅延回路(311)と、前記第1の遅延参照クロック信号と第1の出力クロック信号の位相を比較し、前記比較の結果に基づいて第1のクロック制御信号を生成する第1のクロック制御回路(312~314,316)と、前記第1のクロック制御信号に基づいて前記第1の出力クロック信号を生成する第1のクロック信号生成回路(315)と、前記第1の出力クロック信号のジッタを監視し、前記第1の出力クロック信号のジッタの監視結果に基づいて前記第1の遅延量を調整する第1の監視回路(317,318)とを有する。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関 (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)