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1. WO2020004549 - 電力用半導体装置及び電力変換装置

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明 細 書

発明の名称 電力用半導体装置及び電力変換装置 0001  

技術分野

0002  

背景技術

0003   0004   0005  

先行技術文献

特許文献

0006  

発明の概要

0007   0008   0009   0010   0011   0012   0013  

図面の簡単な説明

0014  

発明を実施するための形態

0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060  

請求の範囲

1   2   3   4   5   6   7   8   9  

図面

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17  

明 細 書

発明の名称 : 電力用半導体装置及び電力変換装置

関連出願の相互参照

[0001]
 本出願は、2018年6月29日に出願された特許出願番号2018-124140号に基づくもので、ここにその記載内容を援用する。

技術分野

[0002]
 本開示は、電力用半導体装置とそれを用いた電力変換装置に関する。

背景技術

[0003]
 ハイブリッド自動車、電気自動車、発電システム等に用いられる電力変換装置において、より大きな電力が要求される傾向にある。そのため、大電流化に対応するための一手段として、電力変換装置を構成するスイッチング回路において、複数の半導体スイッチング素子を並列駆動させる技術が採用されている。この技術では、例えば、絶縁ゲート型半導体素子を並列に配置してゲートに共通の駆動信号を供給し、同時に駆動することで、電流が均等に分配されるようにしている。
[0004]
 ただし、例えば、各素子へ電流を流す電流経路の配線構造の違いによってインピーダンスに差が生じたり、各素子のスイッチング特性のバラツキによりオンオフタイミングにずれが生じたりすると、素子間に電流アンバランスが生じる。この電流アンバランスによって、特定の素子に電流が集中しやすくなり、また、大電流化に伴い、電流の絶対値が増加すると素子が発熱しやすくなる。その場合には、特定の素子の異常過熱現象や素子破壊のおそれがあることから、電流アンバランスを抑制するための技術が重要となっている。
[0005]
 一例として、特許文献1には、第1、第2スイッチ・モジュールを、それぞれ第1、第2トランジスタを含んで構成し、相互接続部(例えば、ボンディングワイヤやバスバー)を介して電力ノード及び制御ノードに並列に結合させた、電力モジュールが開示されている。この電力モジュールでは、第1、第2スイッチ・モジュールに接続される第1、第2相互接続部の一部を1対1に相互結合あるいは自己結合させて、各スイッチ・モジュールに流れる電流量を平衡化するようになっている。具体的には、第1スイッチ・モジュールのドレイン・ソース経路と第2スイッチ・モジュールのゲート経路(又は、第2スイッチ・モジュールのドレイン・ソース経路と第1スイッチ・モジュールのゲート経路)の配線インダクタンスを磁気結合させることで、電流変化により誘導的に生じる誘起電圧をゲート電圧に印加し、電流アンバランスを補正している。

先行技術文献

特許文献

[0006]
特許文献1 : 特開2017-175602号公報

発明の概要

[0007]
 特許文献1の構成では、第1、第2スイッチ・モジュールのドレイン・ソース経路とゲート経路の配線インダクタンスを1対1で結合させるため、例えば、素子間の電流アンバランスが補正された後も、ゲート経路に電流変化による誘起電圧が印加されることになる。このように、ゲート電圧が常に電流変化の影響を受けるために、電圧変動によるゲート発振が生じやすくなり、損失増大や短絡故障等を引き起こす懸念がある。
[0008]
 本開示の目的は、複数の半導体スイッチング素子を並列駆動させる回路構成において、電流アンバランスを抑制すると共に、電圧変動によるゲート発振等の不具合を抑制可能な電力用半導体装置及び電力変換装置を提供しようとするものである。
[0009]
 本開示の一態様は、
 並列接続された一対の半導体スイッチング素子と、一対の上記半導体スイッチング素子を駆動するための駆動回路と、を備える電力用半導体装置であって、
 上記駆動回路からの駆動信号を一対の上記半導体スイッチング素子のそれぞれに与える一対の駆動経路と、一対の上記半導体スイッチング素子のそれぞれに電流を供給するための一対の主電流経路と、を有しており、
 上記駆動経路及び上記主電流経路は、一対の上記主電流経路にそれぞれ発生する磁束が、一対の上記駆動経路の少なくとも一方を通る回路を貫き、かつ、上記駆動経路の周囲において上記磁束の向きが互いに対向するように配置される、電力用半導体装置にある。
[0010]
 また、本開示の他の態様は、
 一対の上記半導体スイッチング素子を一組以上含む電力変換回路部と、上記駆動回路を駆動させて上記電力変換回路部の動作を制御する制御回路部と、を備える、電力変換装置にある。
[0011]
 上記一態様の電力変換装置において、駆動回路からの駆動信号により一対の半導体スイッチング素子が並列駆動されると、一対の主電流経路に電流が流れ、電流に比例した磁束が発生する。一対の主電流経路は、発生する磁束が対向するように配置されているので、磁束が互いに打ち消し合うように作用し、駆動経路には、磁束の差分に応じた誘起電圧が発生する。
[0012]
 したがって、一対の主電流経路の電流変化に差異がない場合には、駆動経路に誘起電圧は印加されず、電流変化に差異が生じた場合のみ、誘起電圧が印加されることになる。そして、電流変化に応じた誘起電圧が印加されることで、流れる電流を均等にすることが可能になる。これにより、電流アンバランスを抑制しながら、電圧変動によるゲート発振を抑制することができる。また、このような電力用半導体装置を電力変換回路部に用いることで、大電流に対応した電力変換装置の実現が可能になる。
[0013]
 以上のごとく、上記態様によれば、複数の半導体スイッチング素子を並列駆動させる回路構成において、電流アンバランスを抑制すると共に、電圧変動によるゲート発振等の不具合を抑制可能な電力用半導体装置及び電力変換装置を提供することができる。

図面の簡単な説明

[0014]
 本開示についての上記目的及びその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
[図1] 図1は、実施形態1における、電力変換装置を構成する電力用半導体装置の概略構造図であり、
[図2] 図2は、実施形態1における、電力変換装置の全体構成を示す回路図であり、
[図3] 図3は、実施形態1における、電力用半導体装置の主要部の回路図であり、
[図4] 図4は、実施形態1における、電力用半導体装置の基本構成例における回路図であり、
[図5] 図5は、実施形態1における、電力用半導体装置の構成による作動を説明するための回路図であり、
[図6] 図6は、従来の電力用半導体装置の構成における作動を説明するための回路図であり、
[図7] 図7は、試験例1における、電力用半導体装置のターンオン時のシミュレーション波形図であり、
[図8] 図8は、試験例1における、電力用半導体装置のターンオフ時のシミュレーション波形図であり、
[図9] 図9は、試験例1における、電力用半導体装置のターンオン時のインダクタンス比(1:2)の影響を示すシミュレーション波形図であり、
[図10] 図10は、試験例1における、電力用半導体装置のターンオン時のインダクタンス比(1:5)の影響を示すシミュレーション波形図であり、
[図11] 図11は、試験例1における、電力用半導体装置のターンオン時のインダクタンス比(1:8)の影響を示すシミュレーション波形図であり、
[図12] 図12は、試験例1における、電力用半導体装置のターンオフ時のインダクタンス比(1:2)の影響を示すシミュレーション波形図であり、
[図13] 図13は、試験例1における、電力用半導体装置のターンオフ時のインダクタンス比(1:5)の影響を示すシミュレーション波形図であり、
[図14] 図14は、試験例1における、電力用半導体装置のターンオフ時のインダクタンス比(1:8)の影響を示すシミュレーション波形図であり、
[図15] 図15は、実施形態2における、電力用半導体装置の主要部構成を示す回路図であり、
[図16] 図16は、実施形態3における、電力用半導体装置の主要部構成を示す回路図であり、
[図17] 図17は、実施形態3の変形例における、電力用半導体装置の主要部構成を示す回路図である。

発明を実施するための形態

[0015]
(実施形態1)
 以下、電力用半導体装置及び電力変換装置に係る実施形態1について、図1~図5を参照して説明する。
 図1、図2において、本形態の電力用半導体装置(以下、半導体装置と略称する)1は、並列接続された一対の半導体スイッチング素子(以下、スイッチング素子と略称する)S11、S12と、スイッチング素子S11、S12を駆動するための駆動回路2と、を備える。また、半導体装置1は、駆動回路2とスイッチング素子S11、S12との間を接続し、駆動回路2からの駆動信号をスイッチング素子S11、S12のそれぞれに与える一対の駆動経路21、22と、一対のスイッチング素子S11、S12のそれぞれに電流を供給するための一対の主電流経路11、12と、を有している。
[0016]
 図1、図3に示すように、これら駆動経路21、22及び主電流経路11、12は、一対の主電流経路11、12にそれぞれ発生する磁束Φ1、Φ2が、一対の駆動経路21、22の少なくとも一方を通る回路を貫き、かつ、駆動経路21、22の周囲においてこれら磁束Φ1、Φ2の向きが互いに対向するように配置される。
[0017]
 具体的には、図4に示すように、一対のスイッチング素子S11、S12は、一対の駆動経路21、22の少なくとも一方における寄生インダクタンスLa(又はLb)と、一対の主電流経路11、12における寄生インダクタンスL1、L2とが、それぞれ磁気結合している。
 好適には、一対の駆動経路21、22の少なくとも1つを挟んでその両側に、一対の主電流経路11、12が平行に配置されている構成とすることができる(すなわち、図1参照)。このとき、一対のスイッチング素子S11、S12と、一対の駆動経路21、22、及び、一対の主電流経路11、12とは、同一のパッケージP内に配置される構成とすることができる。
[0018]
 このような半導体装置1を用いて、電力変換装置としてのインバータ装置10を構成することができる(すなわち、図2参照)。電力変換装置10は、半導体装置1の一対のスイッチング素子S11、S12を一組以上含んで構成される、電力変換回路部としてのインバータ部30と、駆動回路2を駆動させてインバータ部30の動作を制御する制御回路部20と、を備える。
[0019]
 次に、本形態の半導体装置1と、半導体装置1を用いたインバータ装置10について、詳細を説明する。
 図2に示すように、インバータ装置10は、三相交流モータ(以下、モータと略称する)M等の交流負荷に給電するためのもので、モータMに接続されるインバータ部30と、三相交流電源(以下、電源と略称する)50に接続されるコンバータ部40と、インバータ部30とコンバータ部40との間に介設される平滑コンデンサCと、駆動回路2へ駆動信号を出力する制御回路部20と、を備える。インバータ装置10の出力側には、モータMの各相(すなわち、U相、V相、W相)に対応するU端子、V端子及びW端子が設けられ、入力側には、電源50の各相(すなわち、R相、S相、T相)に対応するR端子、S端子及びT端子が設けられる。
[0020]
 コンバータ部40は、6個のダイオードD1~D6からなる三相全波整流回路にて構成され、電源50からの交流電力を整流して出力する。6個のダイオードD1~D6は、各相2個のダイオードの直列接続体(すなわち、ダイオードD1、D3、D5とダイオードD2、D4、D6)が並列接続されてダイオードブリッジ回路を構成しており、各相の直列接続体の接続点41~43に、それぞれR端子、S端子及びT端子が接続されている。各相の直列接続体の両端は、それぞれ高電位線101、低電位線102に接続される。
[0021]
 コンバータ部40の出力側において、インバータ部30との間には、平滑コンデンサCが配設される。平滑コンデンサCの一端側は高電位線101に接続され、他端側は低電位線102に接続される。平滑コンデンサCは、コンバータ部40から出力される直流電圧を平滑化する。平滑コンデンサCによって平滑化された直流電力は、さらに、インバータ部30によって交流電力に変換されて出力される。
[0022]
 インバータ部30は、三相交流モータMの各相に対応する三相のハーフブリッジ回路を並列接続した構成を有している。各相のハーフブリッジ回路は、2個のアームスイッチ(すなわち、上アームスイッチS1、S3、S5と下アームスイッチS2、S4、S6)の直列接続体からなり、U相、V相、W相の上下アームスイッチの接続点31~33に、それぞれU端子、V端子及びW端子が接続される。
[0023]
 後述するように、6個のアームスイッチS1~S6は、それぞれ並列駆動される複数のスイッチング素子を含んで構成することができる。6個のアームスイッチS1~S6は、少なくとも1つが上記図1の一対のスイッチング素子S11、S12にて構成されていればよく、好適には、2つ以上のアームスイッチ、例えば、6個の全部を一対のスイッチング素子S11、S12の組にて構成することができる。
 ここでは、便宜上、複数のスイッチング素子を有する場合も1つのアームスイッチS1~S6として図示するものとする。
[0024]
 インバータ部30は、各相の2個のアームスイッチの一方がオン状態のとき、他方がオフ状態となるように駆動される。駆動回路2は、インバータ部30の6個のアームスイッチS1~S6のそれぞれに対応して設けられ、制御回路部20から出力される制御信号に基づいて、各アームスイッチを駆動するための駆動信号を出力する。このとき、各相が所定のタイミングで順に駆動されると共に、各相の上アームスイッチS1、S3、S5と下アームスイッチS2、S4、S6とが、それぞれ交互に駆動されることによって、U端子、V端子及びW端子を介して、モータMに交流電力が供給される。
[0025]
 制御回路部20は、インバータ部30の上アームスイッチS1、S3、S5及び下アームスイッチS2、S4、S6を所定のタイミングで駆動するための制御信号を生成して、駆動回路2へ出力する。制御回路部20には、例えば、図示しないセンサからモータMの回転角信号や各相の電流検出信号等の各種情報が入力されており、モータMの要求電力に応じた出力が得られるように、インバータ部30が制御される。
[0026]
 アームスイッチS1~S6は、絶縁ゲート型の半導体スイッチング素子、例えば、MOSFET(すなわち、電界効果トランジスタ)にて構成され、例えば、SiC、GaN等のワイドバンドギャップ半導体を用いたMOSFETが使用される。駆動回路2は、MOSFETのゲート端子に接続されてゲート電圧を制御し、MOSFETのドレイン端子とソース端子との間の導通・遮断を切り替える。MOSFETのドレイン端子とソース端子は、上アームスイッチS1、S3、S5においては、高電位線101と上下アームスイッチの接続点31~33とにそれぞれ接続され、下アームスイッチS2、S4、S6においては、各接続点31~33と低電位線102とにそれぞれ接続される。なお、MOSFETは、ドレイン-ソース端子間に逆並列接続されるダイオードを内蔵する。
 アームスイッチS1~S6には、IGBT(すなわち、絶縁ゲートバイポーラトランジスタ)を用いることもでき、その場合には、IGBTのコレクタ端子がMOSFETのドレイン端子に、エミッタ端子がMOSFETのソース端子に対応する。
[0027]
 このとき、インバータ部30の各アームスイッチは、それぞれ、並列に接続した一対のスイッチング素子S11、S12を内蔵する半導体装置1として構成することができる。
 図4に一般的な回路構成例として示すように、一対のスイッチング素子S11、S12(例えば、MOSFET)は、ドレイン端子同士、ソース端子同士が互いに接続されて、共通のドレイン端子D、ソース端子Sを介して高電位線101又は低電位線102と接続点31~33との間に接続されて、並列駆動される。
 ここでは、一対のスイッチング素子S11、S12が、例えば、インバータ部30の上アームスイッチS1、S3、S5の1つを構成するものとして、以降説明する。
[0028]
 図1に実装構造の一例を示すように、半導体装置1は、一対のスイッチング素子S11、S12と、一対の主電流経路11、12と、一対の駆動経路21、22とが、それぞれ対称配置されるように、長方形形状の同一のパッケージP内に樹脂モールドされている。パッケージPの対向する二辺には、スイッチング素子S11、S12の駆動経路21、22、主電流経路11、12にそれぞれ接続されるゲートパッド23、24、ドレインパッド13、14が配置される。ゲートパッド23、24は、共通のゲート端子Gに接続され、ドレインパッド13、14は、共通のドレイン端子Dに接続される。
[0029]
 共通のゲート端子Gは、スイッチング素子S11、S12に共通の駆動回路2に接続され、駆動回路2から共通の駆動信号が入力することで、ゲートパッド23、24、駆動経路21、22を介してスイッチング素子S11、S12が同時にオンオフ駆動される。駆動回路2は、例えば、制御回路部20からの制御指令に対応させて、所定のゲート電圧信号を駆動信号として出力し、スイッチング素子S11、S12のゲート電圧を上昇させるように構成されている。スイッチング素子S11、S12は、ゲート電圧が所定の閾値電圧以上となるとターンオンして、ドレイン-ソース間が導通する。
[0030]
 一方、共通のドレイン端子Dは、スイッチング素子S11、S12に共通の高電位線101に接続される。スイッチング素子S11、S12がターンオンすると、高電位線101から、ドレインパッド13、14、主電流経路11、12を介して、スイッチング素子S11、S12にドレイン電流I1が流れ、共通のソース端子S(例えば、図3参照)から、接続点31~33に続く出力線へ出力される。
[0031]
 ターンオフ時には、駆動回路2からの駆動信号が停止し、スイッチング素子S11、S12のゲート電圧が低下することにより、ドレイン-ソース間が遮断される。
 なお、パッケージP内外の配線、例えば、主電流経路11、12及び駆動経路21、22や、ゲートパッド23、24又はドレインパッド13、14と、駆動回路2又は高電位線101とを接続する経路等は、主にボンディングワイヤやバスバー等の配線用導体にて構成される。
[0032]
 半導体装置1は、具体的には、パッケージPの長手方向の一方の半部(例えば、図1における左半部)に、スイッチング素子S11と主電流経路11及び駆動経路21が配置され、他方の半部(例えば、図1における右半部)に、スイッチング素子S12と主電流経路12及び駆動経路22が配置される。
 パッケージPの一辺(例えば、図1における上辺)には、スイッチング素子S11側の高電位側端子13及び制御用端子23が近接して設けられており、パッケージPの他の一辺(例えば、図1における下辺)には、スイッチング素子S12側の高電位側端子14及び制御用端子24が近接して設けられている。これら端子に接続される主電流経路11、12及び駆動経路21、22は、対向する一辺側に位置するスイッチング素子S11、S12へ向けて、互いに平行に延び、対応するスイッチング素子S11、S12にそれぞれ接続される。
[0033]
 このとき、パッケージPの対向する二辺間において、スイッチング素子S11とスイッチング素子S12とは、パッケージPの中心に対して概略点対称に位置するように配置される。同様に、スイッチング素子S11側の主電流経路11、駆動経路21、高電位側端子13及び制御用端子23と、スイッチング素子S12側の主電流経路12、駆動経路22、高電位側端子14及び制御用端子24とは、パッケージPの中心に対して概略点対称に位置するように配置される。
[0034]
 このようにすると、パッケージP内における、スイッチング素子S11とスイッチング素子S12への導体配線経路が同じ構成となる。また、パッケージP外の共通のドレイン端子Dやゲート端子Gへの導体配線経路を、同様に均等に形成することで、経路長や配線形状の違い等に起因する配線インピーダンスの差をほぼなくすことができる。
[0035]
 また、駆動経路21、22は、パッケージPの概略中央部に平行配置され、それらを挟んで外側に、主電流経路11、12が平行配置される。駆動経路21は、主電流経路11、12とそれぞれ磁気結合し、駆動経路22は、主電流経路11、12とそれぞれ磁気結合するように、互いに近接して配置される。
 すなわち、図3に示すように、主電流経路11、12をドレイン電流I1、I2が流れることによって磁束Φ1、Φ2が発生し、磁束Φ1、Φ2は、駆動経路21又は駆動経路21にて形成される閉回路を貫通する。
[0036]
 また、主電流経路11、12は、駆動経路21、22の周囲においてこれら磁束Φ1、Φ2の向きが互いに対向するように配置される。このとき、主電流経路11を流れるドレイン電流I1の方向と、主電流経路12を流れるドレイン電流I2の方向とが対向しているので(すなわち、図1、図3中にそれぞれ矢印で示す)、主電流経路11に発生する磁束Φ1と主電流経路12に発生する磁束Φ2とは、互いに打ち消し合うように作用する。
 これにより、主電流経路11、12の電流変化に差異がある場合のみ、誘起電圧を印加させることが可能となる。この作用について、図4~図6により説明する。
[0037]
 すなわち、図4の基本回路構成において、主電流経路11、12には寄生インダクタンスL1、L2が、駆動経路21、22には寄生インダクタンスLa、Lbが、それぞれ存在する。
 ここで、2つの主電流経路11、12における配線の寄生インダクタンスL1、L2を、駆動経路21における配線の寄生インダクタンスLaと磁気結合させる。同様に、主電流経路11、12の寄生インダクタンスL1、L2を、駆動経路22の寄生インダクタンスLbと、磁気結合させる。
 さらに、図5に示すように、2つの寄生インダクタンスL1、L2を貫く磁束Φ1、Φ2の向きを、対向させる。その場合には、駆動経路21の寄生インダクタンスLaを貫く磁束は、磁束Φ1、Φ2の差分であり、下記式1で表される。
式1:ΔΦ=Φ1-Φ2
 また、電流変化に伴う磁束変化によって、駆動経路21に生じる誘起電圧Vaの大きさは、下記式2で表される。
式2:Va=dΔΦ/dt
     =n1・dΦ1/dt-n2・dΦ2/dt
 なお、n1、n2は、巻き数であり、ここでは、n1=n2=1となる。
[0038]
 なお、上述した図1において、2つの主電流経路11、12、2つの駆動経路21、22は、それぞれ同等の構成となっており、これら寄生インダクタンスL1、L2、寄生インダクタンスLa、Lbは、ほぼ同等とみなすことができる。このとき、2つの主電流経路11、12を流れるドレイン電流I1、I2によって発生する磁束Φ1、Φ2も、ほぼ同等となる。その場合には、これらの差分もほぼゼロとなるか、比較的小さい値となる。
[0039]
 また、各経路における磁束変化は、各経路の電流変化とインダクタンスに比例するので、上記式2は、以下の式21のように変形できる。
式21:Va=dΦ1/dt-dΦ2/dt
      =L1・dI1/dt-L2・dI2/dt
 つまり、各主電流経路11、12の電流変化が等しい場合には、上記式1において、ΔΦ=0となり、誘起電圧Va=0となる。ΔΦ≠0である場合には、電流変化に伴って生じる磁束の差分に応じた誘起電圧Vaが、ゲート電圧に印加される。
 なお、図示を省略するが、駆動経路22の寄生インダクタンスLaを貫く磁束ΔΦ、駆動経路22に生じる誘起電圧Vbも同様の式で表すことができる。
[0040]
 したがって、磁束Φ1、Φ2の向きを適切な方向にすることで、誘起電圧Va、Vbの正負を調整することができ、電流アンバランスを補正することができる。例えば、スイッチング素子S11、S12のオンタイミングにずれがある場合には、ターンオンが遅い方はゲート電圧に誘起電圧を上乗せし、ターンオンが早い方はゲート電圧が低下する方向に誘起電圧を印加して、オンタイミングのずれを抑制することができる。
 スイッチングのオフタイミングや定常時も同様であり、スイッチング素子S11、S12の一方に電流が集中するのが抑制される。これにより、ゲート電圧への影響を最小限とし、電圧変動を抑制して、ゲート発振によるリスクを大幅に低減することができる。
[0041]
 これに対して、図6に示すように、例えば、主電流経路11、12の1つと、駆動経路21、22の1つとを、従来のように1対1で磁気結合させた構成では、磁束Φの変化に対する誘起電圧Vは、下記式3のようになる。
式3:V=n・dΦ/dt
 この場合には、ゲート電圧が常に電流変化の影響を受けることになり、ゲート発振による短絡故障や損失増大といったリスクを解消することができない。
[0042]
(試験例1)
 本形態の効果を確認するために、上記図1の構成におけるスイッチング動作のシミュレーション試験を行って、結果を図7~図14に示した。
 図7は、ターンオン時のシミュレーション結果であり、駆動経路21、22の寄生インダクタンスLa、Lb(以下、適宜、駆動経路インダクタンスと称する)と、主電流経路11、12の寄生インダクタンスL1、L2(以下、適宜、主電流経路インダクタンスと称する)とを磁気結合させた場合(すなわち、図7の下図)と、磁気結合していない場合(すなわち、図7の上図)とを比較して示している。
 図7の下図は、駆動経路21、22のゲート電圧Vg1、Vg2に対する、主電流経路11、12のドレイン電流I1、I2の時間変化を示しており、ゲート電圧Vg1、Vg2には、ドレイン電流I1、I2の電流変化による誘起電圧Va、Vbがそれぞれ印加されている。
 なお、主電流経路インダクタンスと駆動経路インダクタンスとの比であるインダクタンス比を1:5としてシミュレーションを行った。
[0043]
 図7の上図は、誘起電圧Va、Vbが印加されていない駆動経路21、22のゲート電圧Vg1’、Vg2’に対する、ドレイン電流I1’、I2’の時間変化を示している。このとき、駆動回路2からの駆動信号によりゲート電圧Vg1’、Vg2’が上昇して、一対のスイッチング素子S11、S12の閾値電圧に達すると、スイッチング素子S11、S12がターンオンする。その際に、例えば、又はスイッチング素子S11、S12の閾値電圧のバラツキや、図示するように、ゲート電圧Vg1’、Vg2’に差があることで、スイッチング素子S11、S12がターンオンのタイミングにずれが生じる。そして、ずれを保持したままドレイン電流I1’、I2’が上昇してドレイン電流I1’、I2’のピーク電流の差が大きくなり、その後も電流の差が大きいままとなる(例えば、図中に矢印で示す)。
[0044]
 これに対して、図7の下図に示すように、磁気結合させた場合には、例えば、ゲート電圧Vg2が先に上昇して、スイッチング素子S12がターンオンし、ドレイン電流I2が流れると、この電流変化に伴い、誘起電圧Va、Vbが発生する。誘起電圧Va、Vbは、駆動経路21、22に対してゲート電圧Vg1、Vg2の差が小さくなる方向に印加されてターンオン後の立ち上がりにおけるずれが小さくなる。そして、ピーク電流付近及びその後のドレイン電流I1、I2の差が縮小されることで、素子間の電流が均等化されて、電流アンバランスを抑制することができる。
[0045]
 図8は、ターンオフ時のシミュレーション結果であり、同様に、駆動経路インダクタンスと、主電流経路インダクタンスとを磁気結合させた場合(すなわち、図8の下図)と、磁気結合していない場合(すなわち、図8の上図)とを比較して示している。
 図8の上図において、駆動回路2からの駆動信号が停止されて、ゲート電圧Vg1’、Vg2’が下降して、一対のスイッチング素子S11、S12の閾値電圧まで低下すると、スイッチング素子S11、S12がターンオフする。その場合も、例えば、図示するようなゲート電圧Vg1’、Vg2’の差により、ターンオフのタイミングにずれが生じると、ドレイン電流I1’、I2’も差を有したまま下降することになる(例えば、図中に矢印で示す)。
[0046]
 これに対して、図8の下図に示すように、磁気結合させた場合には、例えば、ゲート電圧Vg2が先に下降して、スイッチング素子S12がターンオフし、ドレイン電流I2が低下する。この電流変化に伴い、誘起電圧Va、Vbが発生して、駆動経路21、22に対して印加され、ドレイン電流I1、I2の差が小さくなる(例えば、図中に矢印で示す)。このように、素子間の電流が均等化されて、電流アンバランスを抑制することができる。
[0047]
 図9~図11は、ターンオン時について、インダクタンス比(主電流経路インダクタンス:駆動経路インダクタンス)を、1:2、1:5、1:8に変更した場合について、シミュレーションを行った結果であり、それぞれ磁気結合させた場合と磁気結合していない場合とを比較して示している。
 インダクタンス比を調整することで、主電流経路11、12における電流変化に対して誘起される誘起電圧Va、Vbを調整することができる。例えば、図9のように、インダクタンス比を1:2とすることで、ドレイン電流I1’、I2’よりも、立ち上がり時及びのピーク電流の差が縮小しており、電流アンバランスを抑制する効果が得られる。
 図10のように、インダクタンス比を1:5とした場合(すなわち、図7に対応する)には、立ち上がり時及びピーク電流付近の差がより小さくなる。図11のように、インダクタンス比を1:8とした場合には、立ち上がりの途中でドレイン電流I1、I2が同等となり、ピーク電流付近以降は、再び差が生じる。
[0048]
 図12~図14は、ターンオフ時について、インダクタンス比(主電流経路インダクタンス:駆動経路インダクタンス)を、1:2、1:5、1:8に変更した場合について、シミュレーションを行った結果であり、それぞれ磁気結合させた場合と磁気結合していない場合とを比較して示している。
 例えば、図12のように、インダクタンス比を1:2とすることで、ターンオフ後の立ち下がりにおけるドレイン電流I1、I2の差が小さくなっており、図13のように、インダクタンス比を1:5とした場合(すなわち、図8に対応する)には、ターンオフ後の立ち下がりの途中でドレイン電流I1、I2が同等となる。図14のように、インダクタンス比を1:8とした場合には、立ち下がりの途中でより早期にドレイン電流I1、I2が同等となるが、その後、再び差が生じる。
[0049]
 これらの結果より、インダクタンス比を1:1よりも大きくし、例えば、1:2~1:8の範囲とすることで、スイッチング時に早期にドレイン電流I1、I2の差を小さくする効果が得られる。好ましくは、インダクタンス比を1:2よりも大きく、1:8よりも小さい範囲とするのがよく、電流アンバランスを好適に補正することができる。
[0050]
 (実施形態2)
 電力用半導体装置に係る実施形態2について、図15を参照して説明する。
 上記実施形態1では、電力用半導体装置1において、駆動経路21、22と主電流経路11、12とを配線経路の寄生インダクタンスを用いて磁気結合させたが、誘導性部品として構成されたインダクタを用いて磁気結合させることもできる。その一例として、本形態では、駆動経路21、22の一方に誘起電圧を印加するためのインダクタ部品6を導入している。それ以外の電力用半導体装置1及び電力変換装置10の基本構成は、上記実施形態1と同様であり、以下、相違点を中心に説明する。
 なお、実施形態2以降において用いた符号のうち、既出の実施形態において用いた符号と同一のものは、特に示さない限り、既出の実施形態におけるものと同様の構成要素等を表す。
[0051]
 図15に等価回路として示すように、本形態の電力用半導体装置1は、一対の半導体スイッチング素子S11、S12と、駆動経路21、22と、主電流経路11、12とを有している。駆動経路21、22は、ゲート端子Gに接続され、主電流経路11、12は、ドレイン端子Dとソース端子Sとの間に、並列に接続されている。電力用半導体装置1は、上記実施形態1と同様に、例えば、同一のパッケージPに収容した構成とすることができる。
[0052]
 駆動経路21、22のうちの一方、例えば、駆動経路21と主電流経路11、12とは、インダクタ部品6によって磁気結合されている。インダクタ部品6は、磁性材料からなる共通の環状鉄心60と、主電流経路11、12にそれぞれ導入される第1インダクタ61及び第2インダクタ62と、駆動経路21に導入されるインダクタ63とを有する。第1インダクタ61及び第2インダクタ62と、インダクタ63は、それぞれ環状鉄心60の周囲に巻回された巻線部品からなり、巻線部品の両端の端子が、主電流経路11、12又は駆動経路21を構成する配線と直接、又は、他の導体配線を用いて接続される。
[0053]
 ここで、主電流経路11に導入される第1インダクタ61と、主電流経路12に導入される第2インダクタ62とは、共通の環状鉄心に対して巻線の方向が逆となるように巻回される。これにより、主電流経路11、12に流れる電流によって、環状鉄心60が形成する磁路に磁束Φ1、Φ2を発生させると共に、磁束Φ1、Φ2の向きを対向させている。駆動経路21に導入されるインダクタ63は、例えば、第1インダクタ61と同じ向きに巻回される。
 なお、第1インダクタ61と第2インダクタ62のインダクタンスを構成する巻線部品の巻き数をそれぞれn1、n2としたとき、誘起電圧Vaは、下記式22で表される。
式22:Va=n1・dΦ1/dt-n2・dΦ2/dt
[0054]
 本形態の構成によっても、駆動経路21に導入されるインダクタ63には、磁束Φ1、Φ2の差分に応じた誘起電圧Vaが印加されて、主電流経路11、12を流れる電流が均等化される。また、磁束Φ1、Φ2の差分が生じる場合のみ、誘起電圧Vaが発生するので、電流アンバランスを抑制しながら、電圧変動によるゲート発振を抑制する同様の効果が得られる。
[0055]
 (実施形態3)
 電力用半導体装置に係る実施形態3について、図16~図17を参照して説明する。
 本形態は、実施形態2の変形例であり、駆動経路21、22の両方に、インダクタ部品を導入した例としている。以下、相違点を中心に説明する。
 図16に示すように、本形態において、駆動経路22に導入されるインダクタ部品7は、駆動経路21に導入されるインダクタ部品6と同様の構造を有し、共通の環状鉄心70と、主電流経路11、12にそれぞれ導入される第1インダクタ71及び第2インダクタ72と、駆動経路22に導入されるインダクタ73とを有する。第1インダクタ71及び第2インダクタ72と、インダクタ73は、それぞれ環状鉄心70の周囲に巻回された巻線部品からなる。
[0056]
 主電流経路11に導入される第1インダクタ71と、主電流経路12に導入される第2インダクタ72とは、共通の環状鉄心に対して巻線の方向が逆となるように巻回されて、環状鉄心60が形成する磁路に発生する磁束Φ1、Φ2の向きを対向させている。駆動経路22に導入されるインダクタ73は、例えば、第2インダクタ72と同じ向きに巻回される。
[0057]
 あるいは、図17に示すように、駆動経路21、22に導入されるインダクタ部品を一体的に構成することもできる。ここでは、例えば、駆動経路21に導入されるインダクタ部品6の環状鉄心70に、駆動経路22に導入されるインダクタ73を巻回している。このようにすると、図16におけるインダクタ部品7に用いられる部品を省略することができ、構成が簡易にできる。
[0058]
 本形態の構成によっても、駆動経路21、22に導入されるインダクタ63、73に、磁束Φ1、Φ2の差分が生じるときに、その差分に基づく誘起電圧Va、Vbが印加される。したがって、電流アンバランスを抑制しながら、電圧変動によるゲート発振を抑制する同様の効果が得られる。
[0059]
 本開示は上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の実施形態に適用することが可能である。例えば、上記実施形態では、図2に示すインバータ部30のアームスイッチS1~S6が、2個のスイッチング素子S11、S12で構成される場合について説明したが、アームスイッチS1~S6の数は特に限定されず、例えば、4個のスイッチング素子を含んでいてもよい。その場合には、一対のスイッチング素子S11、S12を2組用いて、アームスイッチS1~S6を構成することができる。
[0060]
 また、上記実施形態では、電力変換装置1をモータMに接続して、交流出力を供給するためのインバータ装置10として構成したが、モータMに限らず任意の負荷に用いることができる。また、インバータ装置10に限らず、車両搭載機器、発電システム用機器、その他の任意の機器に適用可能である。

請求の範囲

[請求項1]
 並列接続された一対の半導体スイッチング素子(S11、S12)と、一対の上記半導体スイッチング素子を駆動するための駆動回路(2)と、を備える電力用半導体装置(1)であって、
 上記駆動回路からの駆動信号を一対の上記半導体スイッチング素子のそれぞれに与える一対の駆動経路(21、22)と、一対の上記半導体スイッチング素子のそれぞれに電流を供給するための一対の主電流経路(11、12)と、を有しており、
 上記駆動経路及び上記主電流経路は、一対の上記主電流経路にそれぞれ発生する磁束(Φ1、Φ2)が、一対の上記駆動経路の少なくとも一方を通る回路を貫き、かつ、上記駆動経路の周囲において上記磁束の向きが互いに対向するように配置される、電力用半導体装置。
[請求項2]
 一対の上記半導体スイッチング素子は、一対の上記駆動経路の少なくとも一方におけるインダクタンス(La、Lb)と、一対の上記主電流経路におけるインダクタンス(L1、L2)とが、それぞれ磁気結合している、請求項1に記載の電力用半導体装置。
[請求項3]
 一対の上記駆動経路の少なくとも一方を挟んでその両側に、一対の上記主電流経路が平行に配置されており、少なくとも一方の上記駆動経路の寄生インダクタンスと、一対の上記主電流経路における寄生インダクタンスとが、それぞれ磁気結合している、請求項2に記載の電力用半導体装置。
[請求項4]
 一対の上記駆動経路を挟んでその両側に、一対の上記主電流経路が平行に配置されており、各駆動経路の寄生インダクタンスと、一対の上記主電流経路における寄生インダクタンスとが、それぞれ磁気結合している、請求項2に記載の電力用半導体装置。
[請求項5]
 一対の上記半導体スイッチング素子は、一対の上記駆動経路の少なくとも一方に導入されるインダクタ(63、73)と、一対の上記主電流経路に導入される第1インダクタ(61、71)及び第2インダクタ(62、72)とが、それぞれ磁気結合している、請求項2に記載の電力用半導体装置。
[請求項6]
 上記第1インダクタ、上記第2インダクタ及び上記インダクタは、共通の環状鉄心(60、70)に巻回された巻線部品にて構成される、請求項5に記載の電力用半導体装置。
[請求項7]
 上記主電流経路における上記インダクタンスと上記駆動経路の上記インダクタンスとの比が、1:2~1:8である、請求項2~6のいずれか1項に記載の電力用半導体装置。
[請求項8]
 一対の上記半導体スイッチング素子と、一対の上記駆動経路、及び、一対の上記主電流経路とは、同一のパッケージ(P)内に配置される、請求項1~7のいずれか1項に記載の電力用半導体装置。
[請求項9]
 請求項1~8のいずれか1項に記載の電力用半導体装置にて構成される電力変換装置(10)であって、
 一対の上記半導体スイッチング素子を一組以上含む電力変換回路部(30)と、上記駆動回路を駆動させて上記電力変換回路部の動作を制御する制御回路部(20)と、を備える、電力変換装置。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]

[ 図 10]

[ 図 11]

[ 図 12]

[ 図 13]

[ 図 14]

[ 図 15]

[ 図 16]

[ 図 17]