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1. WO2020004480 - 画像形成装置

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明 細 書

発明の名称 画像形成装置

技術分野

0001  

背景技術

0002   0003   0004  

先行技術文献

特許文献

0005  

発明の概要

発明が解決しようとする課題

0006   0007  

課題を解決するための手段

0008   0009  

発明の効果

0010  

図面の簡単な説明

0011  

発明を実施するための形態

0012  

実施例

0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070   0071   0072   0073   0074   0075   0076   0077   0078   0079   0080   0081   0082   0083   0084   0085   0086   0087   0088   0089   0090   0091   0092   0093   0094   0095   0096   0097   0098   0099   0100   0101   0102   0103   0104   0105   0106   0107   0108   0109   0110   0111   0112   0113   0114  

符号の説明

0115  

請求の範囲

1   2   3   4   5   6   7   8   9   10   11   12   13  

図面

1   2A   2B   3A   3B   3C   4   5A   5B   6   7   8A   8B   8C   9   10A   10B   10C   11   12A   12B   13   14A   14B   14C   15   16   17   18   19   20A   20B   20C  

明 細 書

発明の名称 : 画像形成装置

技術分野

[0001]
 本発明は、電子写真方式の画像形成装置に関する。

背景技術

[0002]
 電子写真方式の画像形成装置であるプリンタでは、LED(Light Emitting Diode)や有機EL(Oganic Electro Luminescence)などを用いた露光ヘッドを使用して感光ドラムを露光し、潜像形成を行う方式が一般的に知られている。露光ヘッドは、感光ドラムの長手方向に配列された発光素子列と、発光素子列からの光を感光ドラム上に結像させるロッドレンズアレイと、から構成される。LEDや有機ELは、発光面からの光の照射方向がロッドレンズアレイと同一方向となる面発光形状を有する構成が知られている。ここで、発光素子列の長さは、感光ドラム上における画像領域幅に応じて決まり、プリンタの解像度に応じて発光素子間の間隔が決まる。例えば、1200dpiのプリンタの場合、画素の間隔は21.16μmであり、そのため、発光素子間の間隔も21.16μmに対応する間隔となる。このような露光ヘッドを使用したプリンタでは、回転多面鏡によって偏向されたレーザビームによって感光ドラムを走査するレーザ走査方式のプリンタと比べて、使用する部品数が少ないため、装置の小型化、低コスト化が容易である。また、露光ヘッドを使用したプリンタでは回転多面鏡の回転によって生じる音が低減される。
[0003]
 このような露光ヘッドを用いた構成では、感光ドラムに対する露光ヘッドの取付け位置のばらつきに起因し、トナーの色毎に画像の傾きが生じやすくなる。この傾きを補正するために、画像データの位置を感光ドラムの回転方向(副走査方向)にシフトさせる方法がある。また、画像データをシフトさせたときに、画像のシフト位置での画像不良を低減させる方法として、副走査方向の解像度を高解像度化し、より細やかに画像データをシフトさせる方式が知られている。特許文献1では、主走査方向のN倍の解像度で副走査方向に画像データシフトを行う処理を、より簡易な構成で実現する提案が記載されている。
[0004]
 またLEDを用いた露光ヘッドは、面発光素子アレイチップが複数並べられ、約316mmの画像幅に対応した画像形成を可能とする構成が一般的に実施されている。しかし、面発光素子アレイチップの実装精度によって、つなぎ目部で数ミクロン程度の位置ずれが生じる。その位置ずれの影響により、つなぎ目部において黒スジや白スジ画像形成されてしまう。このつなぎ目部に発生するスジを補正する技術が知られている。例えば、特許文献2では、つなぎ目部の位置に該当する発光素子同士の重なり具合に応じて、つなぎ目位置に該当する発光素子の光量及び周囲の発光素子の光量を制御する構成が記載されている。

先行技術文献

特許文献

[0005]
特許文献1 : 特許第05691330号公報
特許文献2 : 特許第04344585号公報

発明の概要

発明が解決しようとする課題

[0006]
 しかしながら、特許文献1ではフィルタ処理(解像度変換処理)に関しては記載されているが、つなぎ目部の補正に関しては明記されていない。また、特許文献2ではつなぎ目部の補正に関しては明記されているが、フィルタ処理(解像度変換)に関して明記されていない。画像データに対して、つなぎ目部の補正以外に画像処理を実施する構成において、つなぎ目部を補正する順序が補正精度に大きな影響を与える。例えば、露光ヘッドの素子間隔に合わせて、画像データの画素間隔を画像処理により低解像度に変換する場合、低解像度に変換する前につなぎ目補正を実施すると、低解像度処理により画像データに劣化が生じ、つなぎ目の補正位置精度の低下を招く。その結果、つなぎ目部において精度良い補正を行うことができず、黒スジや白スジの画像が形成されてしまう。
[0007]
 本発明は、このような状況のもとでなされたもので、面発光素子アレイチップの実装精度によらず質のよい画像形成を行うことを目的とする。

課題を解決するための手段

[0008]
 上述した課題を解決するために、本発明は、以下の構成を備える。
[0009]
 (1)回転駆動される感光体と、(2)前記感光体を露光する複数の発光素子を有するチップと、複数の前記チップが前記感光体の回転方向と交差する交差方向においてそれぞれが互いに異なる位置に配列され、奇数番目のチップと偶数番目のチップとが前記回転方向において異なる位置に配列され、前記交差方向において隣接して配置されたチップのそれぞれの端部が重なり部を有するように配列された基板と、を有する露光ヘッドと、を備え、前記交差方向における前記複数の発光素子の配列間隔に対応する第1の解像度の画像を形成する画像形成装置であって、入力画像データに基づいて、前記第1の解像度より高い解像度の第2の解像度に相当する各画素に対応する画素データを当該画素の前記交差方向における位置と関連付けて生成するデータ生成手段と、所定のチップと前記交差方向において前記所定のチップに隣接して配置されたチップとの前記重なり部における前記第1の解像度に相当する間隔からのずれ量を補正する第1の補正手段と、前記第2の解像度に相当する前記複数の画素データを当該複数の画素データの前記位置に対応する前記第1の解像度に相当する画素の画素データに変換する変換手段と、を備え、前記第1の補正手段は、前記変換手段により解像度が変換された後の画素データに対して前記重なり部におけるずれ量を補正することを特徴とする画像形成装置。

発明の効果

[0010]
 本発明によれば、面発光素子アレイチップの実装精度によらず質のよい画像形成を行うことができる。

図面の簡単な説明

[0011]
[図1] 実施例の画像形成装置の構成を示す概略断面図。
[図2A] 実施例の露光ヘッドと感光ドラムの位置関係を説明する図。
[図2B] 露光ヘッドの構成を説明する図。
[図3A] 実施例の駆動基板の模式図。
[図3B] 面発光素子アレイチップの構成を説明する図。
[図3C] 面発光素子アレイチップのチップ間の境界部の様子を示す図。
[図4] 実施例の制御基板及び露光ヘッドの制御ブロック図。
[図5A] 実施例のチップデータ変換部の制御ブロック図。
[図5B] チップデータ変換の際のタイミングチャート。
[図6] 実施例のチップデータ変換部の画像データの処理を説明する図。
[図7] 実施例のフィルタ処理を説明する図。
[図8A] 実施例のフィルタ処理を説明する図。
[図8B] 実施例のフィルタ処理を説明する図。
[図8C] 実施例のフィルタ処理を説明する図。
[図9] 実施例のチップアレイの一部分を抜き出した等価回路を示す図。
[図10A] 実施例のシフトサイリスタのゲート電位の分布状態を説明する図。
[図10B] 実施例のシフトサイリスタのゲート電位の分布状態を説明する図。
[図10C] 実施例のシフトサイリスタのゲート電位の分布状態を説明する図。
[図11] 実施例の面発光素子アレイチップの駆動信号波形を示す図。
[図12A] 実施例の面発光サイリスタを示す図。
[図12B] 実施例の面発光サイリスタの断面を示す図。
[図13] 実施例のフィルタ処理を説明する図。
[図14A] 実施例のフィルタ処理を説明する図。
[図14B] 実施例のフィルタ処理を説明する図。
[図14C] 実施例のフィルタ処理を説明する図。
[図15] 実施例の面発光素子アレイチップのつなぎ目部を説明する図。
[図16] 実施例のフィルタ処理部のブロック図。
[図17] 実施例のフィルタ処理の演算を説明する図。
[図18] その他の実施例のブロック図。
[図19] その他の実施例のブロック図。
[図20A] 実施例のルックアップテーブルを示す図。
[図20B] 実施例のルックアップテーブルを示す図。
[図20C] 実施例のルックアップテーブルを示す図。

発明を実施するための形態

[0012]
 以下に、図面を参照して本発明の実施の形態について詳細に説明する。
実施例
[0013]
[画像形成装置の構成]
 図1は、実施例における電子写真方式の画像形成装置の構成を示す概略断面図である。図1に示す画像形成装置は、スキャナ機能とプリンタ機能を備える複合機(MFP)であり、スキャナ部100、作像部103、定着部104、給紙/搬送部105、及びこれらを制御するプリンタ制御部(不図示)から構成される。スキャナ部100は、原稿台に置かれた原稿に照明を当てて原稿画像を光学的に読み取り、読み取った画像を電気信号に変換して画像データを作成する。
[0014]
 作像部103は、無端の搬送ベルト111の回転方向(反時計回り方向)に沿って、シアン(C)、マゼンタ(M)、イエロー(Y)、ブラック(K)の順に並べられた、4連の画像形成ステーションを備える。4つの画像形成ステーションは同じ構成を有し、各画像形成ステーションは、矢印方向(時計回り方向)に回転する感光体である感光ドラム102、露光ヘッド106、帯電器107、現像器108を備えている。なお、感光ドラム102、露光ヘッド106、帯電器107、現像器108の添え字a、b、c、dは、それぞれ画像形成ステーションのブラック(K)イエロー(Y)、マゼンタ(M)、シアン(C)に対応する構成であることを示す。なお、以下では、特定の感光ドラム等を指す場合を除き、符号の添え字を省略することとする。
[0015]
 作像部103では、感光ドラム102を回転駆動し、帯電器107によって感光ドラム102を帯電させる。露光手段である露光ヘッド106は、配列されたLEDアレイを画像データに応じて発光し、LEDアレイのチップ面で発光した光を、ロッドレンズアレイによって感光ドラム102上(感光体上)に集光し、静電潜像を形成する。現像器108は、感光ドラム102に形成された静電潜像をトナーで現像する。そして、現像されたトナー像は、記録紙を搬送する搬送ベルト111上の記録紙に転写される。このような一連の電子写真プロセスが各画像形成ステーションで実行される。なお、画像形成時には、シアン(C)の画像形成ステーションでの画像形成が開始されて所定時間が経過した後に、順次、マゼンタ(M)、イエロー(Y)、ブラック(K)の各画像形成ステーションで、画像形成動作が実行される。
[0016]
 図1に示す画像形成装置は、記録紙を給紙するユニットとして、給紙/搬送部105が有する本体内給紙ユニット109a、109b、大容量の給紙ユニットである外部給紙ユニット109c、及び手差し給紙ユニット109dを備えている。画像形成時には、このうち、予め指示された給紙ユニットから記録紙が給紙され、給紙された記録紙はレジストレーションローラ110まで搬送される。レジストレーションローラ110は、上述した作像部103において形成されたトナー像が記録紙に転写されるタイミングで、搬送ベルト111に記録紙を搬送する。搬送ベルト111により搬送される記録紙には、各画像形成ステーションの感光ドラム102上に形成されたトナー像が順次転写される。未定着のトナー像が転写された記録紙は、定着部104へと搬送される。定着部104は、ハロゲンヒータ等の熱源を内蔵し、記録紙上のトナー像を、2つのローラにより加熱・加圧することによって記録紙に定着させる。定着部104によりトナー像が定着された記録紙は、排出ローラ112により画像形成装置の外部に排出される。
[0017]
 ブラック(K)の画像形成ステーションの記録紙搬送方向の下流側には、搬送ベルト111に対向する位置に、検知手段である光学センサ113が配置されている。光学センサ113は、各画像形成ステーション間のトナー像の色ずれ量を導出するため、搬送ベルト111上に形成されたテスト画像の位置検出を行う。光学センサ113により導出された色ずれ量は、後述する制御基板415(図4参照)に通知され、記録紙上に色ずれのないフルカラートナー像が転写されるように、各色の画像位置が補正される。また、プリンタ制御部(不図示)は、複合機(MFP)全体を制御するMFP制御部(不図示)からの指示に応じて、上述したスキャナ部100、作像部103、定着部104、給紙/搬送部105等を制御しながら、画像形成動作を実行する。
[0018]
 ここでは、電子写真方式の画像形成装置の例として、搬送ベルト111上の記録紙に各画像形成ステーションの感光ドラム102に形成されたトナー像を直接転写する方式の画像形成装置について説明した。本発明は、このような感光ドラム102上のトナー像を直接、記録紙に転写する方式のプリンタに限定されるものではない。例えば、感光ドラム102上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像を記録紙に転写する二次転写部を備える画像形成装置についても、本発明は適用することができる。
[0019]
[露光ヘッドの構成]
 次に、感光ドラム102に露光を行う露光ヘッド106について、図2A及び図2Bを参照して説明する。図2Aは、露光ヘッド106と感光ドラム102との位置関係を示す斜視図であり、図2Bは、露光ヘッド106の内部構成と、露光ヘッド106からの光束がロッドレンズアレイ203により感光ドラム102に集光される様子を説明する図である。図2Aに示すように、露光ヘッド106は、矢印方向に回転する感光ドラム102の上部の、感光ドラム102に対向する位置に、取付け部材(不図示)によって画像形成装置に取り付けられている(図1)。
[0020]
 図2Bに示すように、露光ヘッド106は、駆動基板202と、駆動基板202に実装された面発光素子アレイ素子群201と、ロッドレンズアレイ203と、ハウジング204から構成されている。ハウジング204には、ロッドレンズアレイ203と駆動基板202が取り付けられる。ロッドレンズアレイ203は、面発光素子アレイ素子群201からの光束を感光ドラム102上に集光させる。工場では、露光ヘッド106単体で組立て調整作業が行われ、各スポットのピント調整、光量調整が行われる。ここで、感光ドラム102とロッドレンズアレイ203との間の距離、及びロッドレンズアレイ203と面発光素子アレイ素子群201との間の距離が、所定の間隔となるように組立て調整が行われる。これにより、面発光素子アレイ素子群201からの光が感光ドラム102上に結像される。そのため、工場でのピント調整時においては、ロッドレンズアレイ203と面発光素子アレイ素子群201との距離が所定の値となるように、ロッドレンズアレイ203の取付け位置の調整が行われる。また、工場での光量調整時においては、面発光素子アレイ素子群201の各発光素子を順次発光させていき、ロッドレンズアレイ203を介して感光ドラム102上に集光させた光が所定光量になるように、各発光素子の駆動電流の調整が行われる。
[0021]
[面発光素子アレイ素子群の構成]
 図3A及び図3Bは、面発光素子アレイ素子群201を説明する図である。図3Aは、駆動基板202の面発光素子アレイ素子群201が実装された面の構成を示す模式図であり、図3Bは、駆動基板202の面発光素子アレイ素子群201が実装された面(第1面)とは反対側の面(第2面)の構成を示す模式図である。
[0022]
 図3Aに示すように、駆動基板202に実装された面発光素子アレイ素子群201は、29個の面発光素子アレイチップ1~29が、駆動基板202の長手方向に沿って、千鳥状に2列に配置された構成を有している。なお、図3Aにおいて、上下方向は第1の方向である副走査方向(感光ドラム102の回転方向)を示し、水平方向は、副走査方向と直交する第2の方向である主走査方向を示す。主走査方向は、感光ドラム102の回転方向と交差する交差方向でもある。各々の面発光素子アレイチップの内部には、計516個の発光点を有する面発光素子アレイチップの各素子が、面発光素子アレイチップの長手方向に所定の解像度ピッチで配列されている。本実施例では、面発光素子アレイチップの各素子のピッチは、第1の解像度である1200dpiの解像度のピッチである略21.16μm(≒2.54cm/1200ドット)となっている。その結果、1つの面発光素子アレイチップ内における516個の発光点の端から端までの配列間隔は、約10.9mm(≒21.16μm×516)である。面発光素子アレイ素子群201は、29個の面発光素子アレイチップから構成されている。面発光素子アレイ素子群201における露光可能な発光素子数は14,964素子(=516素子×29チップ)となり、約316mm(≒約10.9mm×29チップ)の主走査方向の画像幅に対応した画像形成が可能となる。
[0023]
 図3Cは、長手方向に2列に配置された面発光素子アレイチップのチップ間の境界部の様子を示す図であり、水平方向は、図3Aの面発光素子アレイ素子群201の長手方向である。図3Cに示すように、面発光素子アレイチップの端部には、制御信号が入力されるワイヤボンディングパッドが配置されており、ワイヤボンディングパッドから入力された信号により、転送部及び発光素子が駆動される。また、面発光素子アレイチップは、複数の発光素子を有している。面発光素子アレイチップ間の境界部においても、発光素子の長手方向のピッチ(2つの発光素子の中心点と中心点の間隔)は、1200dpiの解像度のピッチである略21.16μmとなっている。また、上下2列に並んだ面発光素子アレイチップは、上下の面発光素子アレイチップの発光点の間隔(図中、矢印Sで示す)が約84μm(1200dpiで4画素分、2400dpiで8画素分の各解像度の整数倍の距離)となるように配置されている。
[0024]
 また、図3Bに示すように、面発光素子アレイ素子群201が実装された面とは反対側の駆動基板202の面には、駆動部303a、303b、及びコネクタ305が実装されている。駆動部303a、303bは、ドライバICである。コネクタ305の両側に配置された駆動部303a、303bは、それぞれ面発光素子アレイチップ1~15、面発光素子アレイチップ16~29を駆動する。駆動部303a、303bは、それぞれパターン304a、304bを介して、コネクタ305と接続されている。コネクタ305には、後述する制御基板415(図4参照)からの駆動部303a、303bを制御する信号線、電源電圧、グランドが接続されており、駆動部303a、303bと接続される。また、駆動部303a、303bからは、それぞれ面発光素子アレイ素子群201を駆動するための配線が駆動基板202の内層を通り、面発光素子アレイチップ1~15、面発光素子アレイチップ16~29に接続されている。
[0025]
[制御基板、露光ヘッドの制御構成]
 図4は、画像データを処理し、露光ヘッド106に出力する制御基板415と、制御基板415から入力された画像データに基づいて、感光ドラム102を露光する駆動基板202の制御ブロック図である。以下に説明する各ブロック401~414は、IC内部のモジュールを示す。駆動基板202については、図4に示す駆動部303aにより制御される面発光素子アレイチップ1~15について説明する。なお、駆動部303b(図4には不図示)により制御される面発光素子アレイチップ16~29も、駆動部303aにより制御される面発光素子アレイチップ1~15と同様の動作を行う。また、説明を簡易化するために、ここでは1つの色の画像処理について説明するが、本実施例の画像形成装置では、同様の処理を4色同時に並列処理される。図4に示す制御基板415は、露光ヘッド106を制御する信号を送信するためのコネクタ416を有している。コネクタ416からは、露光ヘッド106のコネクタ305に接続されたケーブル417、418、419を介して、それぞれ画像データ、後述するLine同期信号、制御基板415のCPU400からの制御信号が送信される。
[0026]
[制御基板]
 制御基板415では、CPU400により、画像データの処理が行われる。制御基板415は、画像データ生成部401、ラインデータシフト部402、チップデータ変換部403、チップデータシフト部404、データ送信部405、同期信号生成部406の機能ブロックから構成されている。以下、制御基板415での画像データが処理される順に、各機能ブロックでの処理について説明する。
[0027]
(画像データ生成部)
 データ生成手段である画像データ生成部401は、スキャナ部100又は画像形成装置に接続された外部コンピュータから受信した画像データに対して、CPU400から指示された解像度でディザリング処理を行い、プリント出力のための画像データを生成する。本実施例では、画像データ生成部401は、第2の解像度である2400dpiの解像度でディザリング処理を行うものとする。すなわち、画像データ生成部401が生成する画像データは、2400dpi相当の画素データである。本実施例の2400dpi相当の画素データは1ビットであるものとするが、複数ビットで1画素を表現しても良い。画像データ生成部401が生成する画素データは、副走査方向の2400dpi相当のラインに対応するラインデータである。画像データ生成部401は、入力された画像データに基づいて、2400dpiに相当する各画素に対応する画素データを画素の交差方向における位置と関連付けて生成する。
[0028]
(ラインデータシフト部)
 CPU400は、光学センサ113により検知された色ずれ量に基づいて、主走査方向(露光ヘッド106の長手方向)、副走査方向(感光ドラム102の回転方向でもあり、記録紙の搬送方向でもある)の画像シフト量を2400dpi単位で各々決定する。画像シフト量は、例えば、光学センサ113による色ずれ検出用パターン画像の検知結果に基づいて算出される色間の相対的な色ずれ量に基づいて、CPU400によって決定される。そして、CPU400は、第2の補正手段であるラインデータシフト部402に画像シフト量を指示する。ラインデータシフト部402では、CPU400から指示された画像シフト量を基に、記録紙1ページ内の画像領域全域に対して、画像データ生成部401から入力された画像データを2400dpi単位でシフト処理する。なお、ラインデータシフト部402は、記録紙1ページ内の画像領域を複数に分割し、分割された複数の画像領域毎にシフト処理を実行するようにしても良い。
[0029]
(同期信号生成部)
 同期信号生成部406は、感光ドラム102の回転速度に同期した信号で、感光ドラム102の回転方向の1ライン分の周期信号(以下、Line同期信号という)を生成する。CPU400は、同期信号生成部406にLine同期信号の周期、すなわち予め定められた感光ドラム102の回転速度に対して、感光ドラム102表面が回転方向(副走査方向)に2400dpiの画素サイズ(約10.5μm)移動する時間を指示する。例えば、副走査方向に200mm/秒の速度で印刷する場合には、CPU400は、Line同期信号の周期(副走査方向1ライン分の周期)を約52.9μs(≒(25.4mm/2400ドット)/200mm)として、同期信号生成部406に指示する。画像形成装置が感光ドラムの回転速度を検知する検知部(例えば感光ドラムの回転軸に設置したエンコーダ)を有している場合、CPU400は、検知部の結果(エンコーダが出力する信号の発生周期)に基づいて、副走査方向の感光ドラム102の回転速度を算出し、当該算出結果に基づいてLine同期信号の周期を決定する。一方、感光ドラムの回転速度を検知する検知部を有していない場合、CPU400は、ユーザが操作部から入力するシートの坪量(g/cm )やシートサイズなどの紙の種類の情報に基づいて、Line同期信号の周期を決定する。
[0030]
(チップデータ変換部)
 チップデータ変換部403は、Line同期信号に同期して、ラインデータシフト部402より、感光ドラム102の副走査方向(回転方向)における出力画像の解像度の1ライン分ずつ、ラインデータの読み出しを行う。そして、チップデータ変換部403は、読み出したラインデータをチップ毎のラインデータに分割するデータ処理を実行する。
[0031]
 図5Aは、チップデータ変換部403の構成を示すブロック図である。図5Aにおいて、同期信号生成部406から出力されるLine同期信号は、カウンタ530に入力される。カウンタ530は、入力されるLine同期信号を変調してLine同期信号よりも高周波のCLK信号を生成する周波数変調回路を備えている。カウンタ530は、周波数変調回路の代わりにLine同期信号よりも高周波のクロック信号(CLK)を生成する発振器を内蔵していても良い。以下では、チップデータ変換部403がラインデータシフト部402からラインデータを読み出す構成を例示するが、実施の形態はこれに限られるものではない。すなわち、ラインデータシフト部402にLine同期信号を供給し、かつ上記CLK信号をラインデータシフト部402が内部で生成することによって、ラインデータシフト部がチップデータ変換部403に対して主体的にラインデータを送信するよう構成しても良い。
[0032]
 カウンタ530はLine同期信号が入力されると、カウント値を0にリセットした後、クロック(CLK)信号(図5B参照)のパルス数に同期して、カウンタ値をインクリメントする。カウンタ530が生成するCLK信号の周波数は、チップデータ変換部403がLine同期信号の1周期内に読み出すべき画素データの容量(ビット数)と、後述するチップデータ変換部403のデータ処理速度と、に基づいて設計段階で決定される。例えば、上述したように、面発光素子アレイ素子群201は、副走査方向の1ラインを露光する発光素子を14,964素子(1200dpi換算)有している。一方、画像データ生成部401は、2400dpiの解像度でディザリング処理を行っている。そのため、ラインデータシフト部402から出力される副走査方向の1ライン分の画像データの画素数は、29,928画素(=14,964×(2400dpi/1200dpi))となる。チップデータ変換部403は、Line同期信号の間に、副走査方向1ライン分のラインデータを読み出して後述するラインメモリ500への書き込みと、後述するメモリ501~529への画像データの書き込みを行う。そのため、カウンタ530は、1ラインのラインデータに含まれる画素数(29,928)の2倍の数(59,856)のカウント動作を行う。カウンタ530のカウント値が1~29,928までの期間をTm1、カウント値が29,929~59,856までの期間をTm2とする(図5B参照)。READ制御部531は、カウンタ530のカウント値に応じてラインデータをラインデータシフト部402から読み出す。すなわち、READ制御部531は、カウンタ530のカウント値が1~29,928までの期間Tm1に、主走査方向1ライン分のラインデータ(29,928画素)をラインメモリ500に格納する。また、WR制御部532は、カウンタ530のカウント値が29,929~59,856の期間Tm2に、ラインメモリ500に格納された副走査方向1ライン分のラインデータをメモリ501~529に分割して書き込む。メモリ501~529はラインメモリ500よりも記憶容量の少ないメモリであり、チップ毎に分割されたラインデータ(分割ラインデータ)を記憶する。メモリ501~529は、面発光素子アレイチップ1~29に対応して設けられているFIFO(First In First Out:先入れ先出し)メモリである。即ち、メモリ501は面発光素子アレイチップ1に対応するラインデータを記憶し、メモリ502は面発光素子アレイチップ2に対応するラインデータを記憶し、・・・メモリ529は面発光素子アレイチップ29に対応するラインデータを記憶する。
[0033]
 続いて、チップデータ変換部403が実行するラインデータシフト部402から読み出したラインデータのメモリ501~529への書き込み、及びメモリ501~529に書き込まれた画像データの出力について説明する。図5Bは、チップデータ変換部403におけるラインデータの入出力タイミングを説明するタイムチャートである。図5Bにおいて、Line同期信号は、同期信号生成部406から出力されるパルス信号を示している。また、図中、TL1、TL2、・・・TL10は、副走査方向1ライン分の周期の番号を示している。また、Line同期信号の1周期は、カウンタ530のカウンタ値に応じて、期間Tm1と期間Tm2に分割されている。ラインメモリ500への入力データは、ラインデータシフト部402からの画像データを示しており、周期TL1、TL2、・・・TL10の期間Tm1にラインデータシフト部402から入力される。図5B中の1ライン目データとは、副走査方向の1ライン目のラインデータ(主走査方向1ライン分)を指している。同様に、2ライン目データ、・・・10ライン目データとは、それぞれ、副走査方向の2ライン目のラインデータ、・・・副走査方向の10ライン目のラインデータ(主走査方向1ライン分)を指している。
[0034]
 また、図5Bに示す‘メモリ501への入力データ’は、ラインメモリ500に格納された主走査方向1ライン分のラインデータのうち、面発光素子アレイチップ1に対応するラインデータがメモリ501に書き込まれるタイミングを示している。同様に、メモリ502への入力データ、メモリ503への入力データ、・・・メモリ529への入力データは、それぞれ面発光素子アレイチップ2、3、・・・29に対応するラインデータがメモリ502、503、・・・529それぞれに書き込まれるタイミングを示している。なお、メモリ501への入力データの1ライン目データとは、主走査方向1ライン分の全ラインデータではなく、面発光素子アレイチップ1が対応する主走査方向のラインデータ(分割ラインデータ)を指しており、メモリ502~メモリ529の入力データについても同様である。
[0035]
 図5Bに示す‘メモリ501からの出力データ’は、メモリ501に書き込まれたラインデータを面発光素子アレイチップ1に出力するために読み出すタイミングを示している。同様に、図5Bに示す‘メモリ502からの出力データ’、・・・‘メモリ529からの出力データ’は、それぞれ面発光素子アレイチップ2、・・・面発光素子アレイチップ29に出力するために読み出すタイミングを示している。なお、メモリ501からの出力データの1ライン目データとは、主走査方向1ライン分の全ラインデータではなく、面発光素子アレイチップ1が対応する主走査方向のラインデータ(分割ラインデータ)を指しており、メモリ502~メモリ529からの出力データについても同様である。
[0036]
 本実施例では、ラインメモリ500より、主走査方向1ライン分のラインデータを順次読み出し、まず、面発光素子アレイチップ1のラインデータを格納するメモリ501への書き込みが行われる。次に、面発光素子アレイチップ2の画像データを格納するメモリ502への書き込みが行われ、以降、面発光素子アレイチップ29の画像データを格納するメモリ529まで順次、書き込みが連続的に行われる。なお、チップデータ変換部403の後段のチップデータシフト部404では、面発光素子アレイチップ単位での副走査方向のデータシフト処理が行われる。そのため、メモリ501~529には、副走査方向10ライン分のラインデータが格納されるものとする。
[0037]
 更に、メモリ501~529に格納されるラインデータは、各面発光素子アレイチップに対応する1チップ分のラインデータに加えて、隣接する面発光素子アレイチップの端部の画素データを複写した画素データも併せて格納される。例えば、メモリ502には、次のような画素データが格納される。すなわち、メモリ502には、面発光素子アレイチップ2に対応するラインデータの両端それぞれに、面発光素子アレイチップ1の面発光素子アレイチップ2側の最端部の画素データと、面発光素子アレイチップ3の面発光素子アレイチップ2側の最端部の画素データと、が付加されて格納される。
[0038]
 図6は、ラインメモリ500に格納されたラインデータと、メモリ501~529に格納される画像データとの関係を説明する図である。図6(a)は、ラインメモリ500に格納された面発光素子アレイチップ毎のラインデータを示す図であり、メモリ501~529に配列変更される前のラインデータの配列のイメージを示している。ラインメモリ500には、面発光素子アレイチップ(N-1)のラインデータ(ハッチング表示)、面発光素子アレイチップNのラインデータ(白抜き表示)、面発光素子アレイチップ(N+1)のラインデータ(ハッチング表示)が格納されている。
[0039]
 一方、図6(b)は、面発光素子アレイチップNに対応するメモリのラインデータのイメージを示している。上述したように、面発光素子アレイチップに対応するメモリ502~528には、該当する面発光素子アレイチップのラインデータに、隣接する面発光素子アレイチップの端部の画素データが付加されて格納される。図6(b)に示す面発光素子アレイチップNのラインデータのうち、最も左側の画素データは、面発光素子アレイチップ(N-1)のラインデータに含まれる面発光素子アレイチップNに隣接する端部の画素データである(図中、矢印参照)。一方、図6(b)に示す面発光素子アレイチップNの画像データのうち、最も右側の画素データは、面発光素子アレイチップ(N+1)のラインデータに含まれる面発光素子アレイチップNに隣接する端部の画素データである(図中、矢印参照)。
[0040]
 なお、メモリ501には、面発光素子アレイチップ1に対応するラインデータの端部に面発光素子アレイチップ2の面発光素子アレイチップ1側の最端部の画素データが付加されて格納される。また、メモリ529には、面発光素子アレイチップ29に対応するラインデータの端部に面発光素子アレイチップ28の面発光素子アレイチップ29側の最端部の画素データが付加されて格納される。
[0041]
 このように、本実施例では、面発光素子アレイチップ毎に隣接する面発光素子アレイチップの端部の画素データを、該当の面発光素子アレイチップのラインデータの両端に追加して、メモリ501~529に格納する。上述したチップデータ変換部403の動作により、主走査方向の1ライン分のラインデータは、面発光素子アレイチップ1~29に対応して設けられたメモリ501~529に、隣接する面発光素子アレイの端部の画素データとともに格納される。なお、隣接する面発光素子アレイチップの端部の画素データは、後述するフィルタ処理部408において用いられる。
[0042]
(チップデータシフト部)
 第2の補正手段であるチップデータシフト部404は、CPU400から予め指示された面発光素子アレイチップ毎の副走査方向の画像シフト量に関するデータ(2400dpi単位)に基づいて、メモリ501~529からのラインデータの相対的な読み出しタイミングを制御する。以下、チップデータシフト部404が実行する副走査方向の画像シフト処理について具体的に説明する。
[0043]
 露光ヘッド長手方向において、偶数番目の各発光素子アレイチップの実装位置にずれがないことが望ましい。同様に、露光ヘッド長手方向において、奇数番目の各発光素子アレイチップの実装位置にずれがないことが望ましい。また、偶数番目の各発光素子アレイチップと奇数番目の各発光素子アレイチップとの副走査方向の実装位置関係は2400dpi相当で所定の画素数(例えば、8画素)であることが設計上好ましい。さらに、各発光素子アレイチップ内における発光素子列の副走査方向の配置位置が固体差を持たず一定であることが好ましい。しかしながら、これらの実装位置や発光素子列の配置位置は誤差を含み、これらの誤差が出力画像の画質の低下を招く恐れがある。
[0044]
 図4に示すメモリ420(ROM)には、駆動基板202に千鳥状に実装された面発光素子アレイチップ1~29の各発光素子列の副走査方向の相対的な位置関係から演算された補正データが記憶されている。例えば、メモリ420には、副走査方向の位置の基準となる発光素子アレイチップ1の発光素子列に対して、他の発光素子アレイチップ2~29の各発光素子列が副走査方向に2400dpi相当で何画素ずれて駆動基板202に実装されているかの測定データに基づく補正データが記憶されている。測定データは、駆動基板202に発光素子アレイチップ2~29を実装した後、測定装置によって各発光素子アレイチップの発光素子を点灯させ、その受光結果に基づいて計測される。CPU400は、画像形成装置の電源がONされたことに応じてメモリ420から読み出した補正データをチップデータシフト部404の内部レジスタに設定する。チップデータシフト部404は、内部レジスタに設定された補正データに基づいてメモリ501~529に記憶された同一ラインを形成するためのラインデータのシフト処理を行う。例えば、発光素子アレイチップ1の発光素子列に対して発光素子アレイチップ2の発光素子列が2400dpi相当で副走査方向に8画素ずれて駆動基板202に実装されている場合、チップデータシフト部404は、駆動基板202への発光素子アレイチップ1に対応するラインデータの出力タイミングに対して、同一ラインをなす発光素子アレイチップ2に対応するラインデータの出力タイミングが8画素分遅延するように発光素子アレイチップ1に対応するラインデータに対して発光素子アレイチップ2に対応する全ラインデータをシフトさせる。
[0045]
(データ送信部)
 データ送信部405は、露光ヘッド106に対して、上述した一連のラインデータに対するデータ処理を実行した後のラインデータを駆動基板202に送信する。前述した図5Bを参照して、画像データの送信タイミングについて説明する。図3Aに示すように、面発光素子アレイチップのうち、奇数番目の面発光素子アレイチップ1、3、5、・・・29は、副走査方向の上流側に配置され、偶数番目の面発光素子アレイチップ2、4、6、・・・28は、副走査方向の下流側に配置されている。図5Bに示すタイムチャートでは、奇数番目の面発光素子アレイチップ1、29に対応するメモリ501、メモリ529への画像データの書き込みは、最初のLine同期信号の期間(図中、TL1)で行われる。そして、次のLine同期信号の期間(図中、TL2)で、奇数番目の面発光素子アレイチップ1、29に対応するメモリ501、メモリ529から、副走査方向1ライン目のデータの読み出しが行われる。同様に、更に次のLine同期信号の期間では、奇数番目の面発光素子アレイチップ1、29に対応するメモリ501、メモリ529から、副走査方向2ライン目のデータの読み出しが行われる。そして、10番目のLine同期信号の期間(図中、TL10)で、奇数番目の面発光素子アレイチップ1、29に対応するメモリ501、メモリ529から、副走査方向9ライン目のデータの読み出しが行われる。また、偶数番目の面発光素子アレイチップ2に対応するメモリ502は、メモリ502への画像データの書き込みが行われた期間TL1から、Line同期信号9パルス後の期間(図中、TL10)で、メモリ502から画像データの読み出しが行われる。
[0046]
 データ送信部405は、チップデータシフト部404によって処理されたラインデータを駆動基板202に送信する。カウンタ530は、発振器の代わりに、入力されるLine同期信号を変調してLine同期信号よりも高周波のCLK信号を生成する周波数変調回路を備えている。カウンタ530は、周波数変調回路の代わりにLine同期信号よりも高周波のクロック信号(CLK)を生成する発振器を内蔵していても良い。本実施例では、Line同期信号の1周期内でカウント値が59,856(1ラインの画素データ数の2倍の数)以上になるように、クロック信号(図5BのCLK)の周波数を定めている。これにより、Line同期信号の1周期の時間内で、ラインメモリ500への画像データの入力(書き込み)、及びラインメモリ500からメモリ501~529への画像データの出力(書き込み)が可能となる。
[0047]
 一方、メモリ501~529からのデータの読み出しは、Line同期信号の1周期の期間内に、29個のメモリ501~529から各面発光素子アレイチップに対応する、主走査方向1ライン分の画像データをパラレルに出力する。そのため、メモリ501~529からの画像データの読み出し速度は、メモリへの書き込み速度に対して、低速で読み出してもよい。例えば、本実施例では、メモリ501~529への画像データの書き込み時のパルス数の58倍の長い周期で、メモリ501~529から画像データを読み出すものとする。
[0048]
 なお、ラインデータシフト部402、チップデータ変換部403、チップデータシフト部404、データ送信部405、同期信号生成部406は、集積回路401Aとは異なる集積回路402Aである。また、CPU400は、集積回路401A及び集積回路402Aとは異なる集積回路である。
[0049]
[露光ヘッドの駆動部]
(データ受信部)
 次に、露光ヘッド106の駆動部303a内部の処理について説明する。駆動部303aは、データ受信部407、フィルタ処理部408、LUT410、PWM信号生成部411、タイミング制御部412、制御信号生成部413、駆動電圧生成部414の機能ブロックから構成されている。以下、駆動部303aでの画像データが処理される順に各機能ブロックの処理について説明する。なお、前述したように、チップデータ変換部403では、29個の面発光素子アレイチップ毎に画像データの配列を行い、以降の処理ブロックは、29チップに格納された各画像データを並列に処理する構成となっている。駆動部303aでは、面発光素子アレイチップ1~15に対応した画像データを受信し、面発光素子アレイチップ毎に並列に処理可能な回路を有するものとする。
[0050]
(データ受信部)
 データ受信部407は、制御基板415のデータ送信部405から送信された信号を受信する。ここで、データ受信部407、データ送信部405は、Line同期信号に同期して副走査方向のライン単位で、画像データを送受信するものとする。
[0051]
(フィルタ処理部)
 フィルタ処理部408では、面発光素子アレイチップ毎の画像データに対して、主走査方向のフィルタ処理による補間処理を行い、主走査方向の解像度を2400dpiから1200dpiに変換する。図7は、フィルタ処理部408でのフィルタ処理の様子を説明する図である。図7において、D1~D9は、面発光素子アレイチップの画像データ(2400dpiの入力データ)を示す。ここで、D1は、前述した隣接する面発光素子アレイチップの端部の画素データであり、D2以降の画像データが、該当の面発光素子アレイチップの画像データである。D1’~D4’は、フィルタ処理部408のフィルタ処理を行った後の画像データ(1200dpiの出力データ)を示している。出力データの解像度(1200dpi)は、入力データの解像度(2400dpi)の2分の1であり、各画素の画像データの算出式は、以下の(式1)で表される。
Dn’=D(2×n-1)×K2+D(2×n)×K1+D(2×n+1)×K2・・・(式1)
[0052]
 ここで、nは、各面発光素子アレイチップ内部の発光素子数516に対応し、発光素子の点灯順番に基づき、n=1~516の順で逐次、各発光素子での画像データの演算が行われる。第1の係数であるK1は、出力データと、主走査方向の同じ座標位置となる入力データに対する重み係数である。第2の係数であるK2は、出力データに対して主走査方向に2分の1画素分ずれた座標の入力データに対する重み係数である。本実施例では、K1=0.5、K2=0.25の値で補間演算(フィルタ処理)を行うこととしているが、本実施例と異なる重み係数を用いてもよい。本実施例では、重み係数K2を0より大きい値とすることで、出力データの解像度(1200dpi)よりも高い解像度(2400dpi)で生成された画像データの情報を出力データに反映することができる。具体的には、制御基板415の画像データ生成部401から露光ヘッド106のデータ受信部407までの処理は、主走査方向の画像位置移動を2400dpiで行い、後段のフィルタ処理部408では画像データの解像度を1200dpiに変換する。これにより、2400dpi単位での画像移動精度を維持した状態で、1200dpiの画像を生成することが可能となる。
[0053]
 図8A~図8Cは、フィルタ処理前後での画像データのシフト、及びフィルタ処理による画像データの変化について説明する図である。図8Aは、制御基板415の画像データ生成部401で、面発光素子アレイチップ1、2、3のディザリング処理した後の2400dpiの画像データを示す図である。図8Aにおいて、画像データは黒・白の2階調で示している。また、図8Aの縦軸は副走査方向を示し、m~m+3は副走査方向のラインを示す。また、図8Aの横軸は主走査方向を示し、1、2~n-1、nは、面発光素子アレイチップ中の発光素子の2400dpiでの配列順番を示す。図8Bは、図8Aに示す画像データを制御基板415の全面データシフト部402、チップデータシフト部404により、2400dpi単位で画像データをシフトさせた後の画像データを示す図である。図8Bは、説明を簡便にするために、図8Aに示す画像データを、主走査方向の左方向に1画素分、画像をシフトし、面発光素子アレイチップ1に対応する画像データを、アレイチップ単位で副走査方向の下方向に1画素分、画像をシフトさせた例を示している。
[0054]
 図8Cは、図8Bで主走査方向、副走査方向にシフトさせた画像に対して、露光ヘッド106の駆動部303aのフィルタ処理部408により、主走査方向の画像データを2400dpiから1200dpiに解像度変換した後の画像データを示す。なお、横軸方向の1’、2’、・・・、n/2-1、nは、1200dpiに解像度変換した後の面発光素子アレイチップの発光素子の配列順番を示す。また、図8Cの解像度変換後の1’、2’の画素位置は、図8Bの解像度変換前の1、3の画素位置に対応し、図8Cの解像度変換後のn/2-1、n/2の画素位置は、図8Bの解像度変換前のn-3、n-1の画素位置に対応する。なお、図8Cの各画素中の数字は、各画素の濃度値を示している。本実施例では、解像度変換後は階調数8bitで処理されるものとする。図中、黒部分の濃度値を100%、白部分の濃度値を0%とすると、各画素の濃度値を上述した(式1)より算出すると、濃度値は0%、25%、50%、75%、100%の5つの値で表現される。解像度変換後の1画素の階調数を3bit以上で処理することで、濃度段差が生じない滑らかな処理が可能となる。
[0055]
 例えば、図8Cの(m+3)行の1’の画素の濃度値は、(式1)と図8Bにおける画素の濃度を用いて、画素1’の濃度値=画素1の濃度(1)×K1(0.5)+画素2の濃度(1)×K2(0.25)=0.75(75%)となる。この場合、画素1の左側にはアレイチップがないため、画素1の左側の画素の濃度は算入されない。同様に、図8Cの(m+3)行の2’の画素の濃度値は、(式1)と図8Bにおける画素の濃度を用いて、次のようになる。すなわち、画素1’の濃度値=画素2の濃度(1)×K1(0.25)+画素3の濃度(0)×K1(0.5)+画素4の濃度(0)×K2(0.25)=0.25(25%)となる。また、図8Cの(m+3)行のn/2の画素の濃度値は、(式1)と図8Bにおける画素の濃度を用いて、次のようになる。すなわち、画素(n/2)の濃度値=画素(n-2)の濃度(1)×K1(0.25)+画素(n-1)の濃度(1)×K1(0.5)+画素(n)の濃度(1)×K2(0.25)=1(100%)となる。
[0056]
 また、フィルタ処理を行う際に、面発光素子アレイチップの端部の画素の処理を行う場合、隣接する面発光素子アレイチップの画素データがないと、画像が欠落し画像不良を発生させる。そのため、前述したように制御基板415のチップデータ変換部403で、隣接する面発光素子アレイチップの端部側の画素データを加えて、画像データを配列しておくことで、画像の欠落のないフィルタ処理を行うことができる。
[0057]
(LUT)
 続くLUT410は、面発光素子アレイチップ内の発光素子に対応する画素毎の画像データ値(濃度データ値)をルックアップテーブル(Look Up Table)を参照して、データ変換を行う。LUT410では、面発光素子アレイチップの発光時間の応答特性に基づいて、パルス発光させたときの積算光量が所定の値となるように、画素毎のデータ値の変換を行う。例えば、面発光素子アレイチップの発光時間の応答が遅く、積算光量が目標値より小さい場合は、データ値が増えるようにデータ変換を行う。本実施例では、CPU400は、画像形成を開始する前に、ルックアップテーブルに設定される変換テーブルの値を、実験的に得られた発光素子アレイの応答特性に基づいた所定の値に設定するものとする。
[0058]
 図20A~図20Cは、ルックアップテーブルの一例を示す図である。LUT410が図20A~図20Cのいずれかを用いて1200dpi相当の画素データをPWM信号に変換する。図20A~図20Cは1200dpi相当の画素データを8ビットのPWMデータに変換するテーブルである。ここで、「000,001,010,011,100」は、それぞれ「濃度0%、濃度25%、濃度50%、濃度75%、濃度100%」を示す1200dpi相当の画素データである。PWMデータの「1」はLEDのONデータ(発光データ)であり、「0」はOFFデータ(非発光データ)を示す。PWMデータがΦW1~ΦW4に相当する。
[0059]
(PWM信号生成部、タイミング制御部、制御信号生成部、駆動電圧生成部)
 続くPWM信号生成部411では、画素毎のデータ値に応じて面発光素子アレイチップが1画素区間内で発光する発光時間に対応したパルス幅信号(以下、PWM信号という)を生成する。PWM信号を出力するタイミングは、タイミング制御部412により制御される。タイミング制御部412は、制御基板415の同期信号生成部406で生成されたLine同期信号より、各画素の画素区間に対応した同期信号を生成し、PWM信号生成部411に出力する。駆動電圧生成部414は、PWM信号に同期して、面発光素子アレイチップを駆動する駆動電圧を生成する。なお、駆動電圧生成部414は、CPU400によって所定の光量となるように出力信号の電圧レベルを5V中心に調整可能な構成とする。本実施例では、各面発光素子アレイチップは、同時に4つの発光素子を独立して駆動できる構成となっている。駆動電圧生成部414は、面発光素子アレイチップ毎に駆動信号4ライン、露光ヘッド106全体では、千鳥状構成の1ライン(15チップ)×4=60ラインに駆動信号を供給する。各面発光素子アレイチップに供給される駆動信号は、ΦW1~ΦW4とする(図9参照)。一方、後述するシフトサイリスタ(図9参照)の動作により、順次、面発光素子チップアレイが駆動される。制御信号生成部413は、タイミング制御部412で生成された画素区間に対応する同期信号より、画素毎にシフトサイリスタを転送するための制御信号Φs、Φ1、Φ2を生成する(図9参照)。
[0060]
[SLED回路の説明]
 図9は、本実施例の自己走査型発光素子(Self-Scanning LED:SLED)チップアレイの一部分を抜き出した等価回路である。図9において、Ra、Rgはそれぞれアノード抵抗、ゲート抵抗であり、Tnはシフトサイリスタ、Dnは転送ダイオード、Lnは発光サイリスタを示す。また、Gnは、対応するシフトサイリスタTn、及びシフトサイリスタTnに接続されている発光サイリスタLnの共通ゲートを表している。ここで、nは2以上の整数とする。Φ1は奇数番目のシフトサイリスタTの転送ライン、Φ2は偶数番目のシフトサイリスタTの転送ラインである。ΦW1~ΦW4は発光サイリスタLの点灯信号ラインであり、それぞれ抵抗RW1~RW4と接続されている。VGKはゲートラインであり、Φsはスタートパルスラインである。図9に示すように、1個のシフトサイリスタTnに対し、発光サイリスタはL4n-3~L4nまでの4個が接続されており、同時に4個の発光サイリスタL4n-3~L4nが点灯可能な構成となっている。
[0061]
[SLED回路の動作]
 次に、図9に示すSLED回路の動作について説明する。なお、図9の回路図において、ゲートラインVGKには5Vが印加されているものとし、転送ラインΦ1、Φ2、及び点灯信号ラインΦW1~ΦW4に入力される電圧も、同じく5Vとする。図9において、シフトサイリスタTnがオン状態にあるとき、シフトサイリスタTn、及びシフトサイリスタTnに接続されている発光サイリスタLnの共通ゲートGnの電位は約0.2Vまで引き下げられる。発光サイリスタLnの共通ゲートGnと発光サイリスタLn+1の共通ゲートGn+1との間は、結合ダイオードDnで接続されているため、結合ダイオードDnの拡散電位にほぼ等しい電位差が発生する。本実施例では、結合ダイオードDnの拡散電位は約1.5Vであるので、発光サイリスタLn+1の共通ゲートGn+1の電位は、発光サイリスタLnの共通ゲートGnの電位の0.2Vに、拡散電位の1.5Vを加えた1.7V(=0.2V+1.5V)となる。以下、同様に、発光サイリスタLn+2の共通ゲートGn+2の電位は3.2V(=1.7V+1.5V)、発光サイリスタLn+3(不図示)の共通ゲートGn+3(不図示)の電位は4.7V(=3.2V+1.5V)となる。ただし、発光サイリスタLn+4の共通ゲートGn+4以降の電位は、ゲートラインVGKの電圧が5Vであり、これ以上の高い電圧にはならないので、5Vとなる。また、発光サイリスタLnの共通ゲートGnより前(図9の共通ゲートGnよりも左側)の共通ゲートGn-1の電位については、結合ダイオードDn-1が逆バイアス状態になっているため、ゲートラインVGKの電圧がそのまま印加され、5Vとなっている。
[0062]
 図10Aは、上述したシフトサイリスタTnがオン状態のときの各発光サイリスタLnの共通ゲートGnのゲート電位の分布を示す図であり、共通ゲートGn-1、Gn、Gn+1・・・は、図9中の発光サイリスタLの共通ゲートを指している。また、図10Aの縦軸は、ゲート電位を示す。各シフトサイリスタTnがオンするために必要な電圧(以下、しきい値電圧と表記)は、各々の発光サイリスタLnの共通ゲートGnのゲート電位に拡散電位(1.5V)を加えたものと、ほぼ同じ電位である。シフトサイリスタTnがオンしているとき、同じシフトサイリスタTnの転送ラインΦ2のラインに接続されているシフトサイリスタの中で、共通ゲートのゲート電位が最も低いのはシフトサイリスタTn+2である。シフトサイリスタTn+2に接続されている発光サイリスタLn+2の共通ゲートGn+2の電位は、先に説明したように3.2V(=1.7V+1.5V)(図10A)である。したがって、シフトサイリスタTn+2のしきい値電圧は4.7V(=3.2V+1.5V)となる。しかしながら、シフトサイリスタTnがオンしているため、転送ラインΦ2の電位は約1.5V(拡散電位)に引き込まれており、シフトサイリスタTn+2のしきい値電圧より低いために、シフトサイリスタTn+2はオンすることができない。同じ転送ラインΦ2に接続されている他のシフトサイリスタは、シフトサイリスタTn+2よりもしきい値電圧が高いため、同様にオンすることができず、シフトサイリスタTnのみがオン状態を保つことができる。
[0063]
 また、転送ラインΦ1に接続されているシフトサイリスタについては、しきい値電圧が最も低い状態であるシフトサイリスタTn+1のしきい値電圧は3.2V(=1.7V+1.5V)である。そして、次にしきい値電圧の低いシフトサイリスタTn+3(図9では不図示)は6.2V(=4.7V+1.5V)である。この状態で、転送ラインΦ1に5Vが入力されると、シフトサイリスタTn+1のみがオン状態に遷移できる。この状態では、シフトサイリスタTnとシフトサイリスタTn+1が同時にオンした状態である。そのため、シフトサイリスタTn+1から図9の回路図中、右側に設けられたシフトサイリスタTn+2、Tn+3等のゲート電位は、各々、拡散電位(1.5V)分、引き下げられる。ただし、ゲートラインVGKの電圧が5Vであり、発光サイリスタLの共通ゲートの電圧はゲートラインVGKの電圧で制限されるため、シフトサイリスタTn+5より右側のゲート電位は5Vとなる。図10Bは、このときの各共通ゲートGn-1~Gn+4のゲート電圧分布を示す図であり、縦軸はゲート電位を示す。この状態で、転送ラインΦ2の電位を0Vに下げると、シフトサイリスタTnがオフし、シフトサイリスタTnの共通ゲートGnの電位がVGK電位まで上昇する。図10Cは、このときのゲート電圧分布を示す図であり、縦軸はゲート電位を示す。こうして、シフトサイリスタTnからシフトサイリスタTn+1へのオン状態の転送が完了する。
[0064]
[発光サイリスタの発光動作]
 次に、発光サイリスタの発光動作に関して説明する。シフトサイリスタTnのみがオンしているとき、発光サイリスタL4n-3~L4nまでの4個の発光サイリスタのゲートはシフトサイリスタTnの共通ゲートGnに共通に接続されている。そのため、発光サイリスタL4n-3~L4nのゲート電位は、共通ゲートGnと同じ0.2Vである。したがって、各々の発光サイリスタのしきい値は1.7V(=0.2V+1.5V)であり、発光サイリスタの点灯信号ラインΦW1~ΦW4から、1.7V以上の電圧が入力されれば、発光サイリスタL4n-3~L4nは点灯可能である。したがって、シフトサイリスタTnがオンしているときに、点灯信号ラインΦW1~ΦW4に点灯信号を入力することにより、発光サイリスタL4n-3~L4nまでの4個の発光サイリスタを選択的に発光させることが可能である。このとき、シフトサイリスタTnの隣のシフトサイリスタTn+1の共通ゲートGn+1の電位は1.7Vであり、共通ゲートGn+1にゲート接続している発光サイリスタL4n+1~4n+4のしきい値電圧は3.2V(=1.7V+1.5V)となる。点灯信号ラインΦW1~ΦW4から入力される点灯信号は5Vであるので、発光サイリスタL4n-3~4nの点灯パターンと同じ点灯パターンで、発光サイリスタL4n+1~L4n+4も点灯しそうである。ところが、発光サイリスタL4n-3~L4nまでの方がしきい値電圧が低いため、点灯信号ラインΦW1~ΦW4から点灯信号が入力された場合には、発光サイリスタL4n+1~L4n+4よりも早くオンする。一旦、発光サイリスタL4n-3~L4nがオンすると、接続されている点灯信号ラインΦW1~ΦW4が約1.5V(拡散電位)に引き下げられる。そのため、点灯信号ラインΦW1~ΦW4の電位が、発光サイリスタL4n+1~L4n+4のしきい値電圧よりも低くなるため、発光サイリスタL4n+1~L4n+4はオンすることができない。このように、1個のシフトサイリスタTに複数の発光サイリスタLを接続することで、複数個の発光サイリスタLを同時点灯させることができる。
[0065]
 図11は、図9に示すSLED回路の駆動信号のタイミングチャートである。図11では、上から順に、ゲートラインVGK、スタートパルスラインΦs、奇数番目、偶数番目のシフトサイリスタの転送ラインΦ1、Φ2、発光サイリスタの点灯信号ラインΦW1~ΦW4の駆動信号の電圧波形を表している。なお、各駆動信号は、オン時の電圧は5V、オフ時の電圧は0Vである。また、図11の横軸は時間を示す。また、Tcは、クロック信号Φ1の周期を示し、Tc/2は、周期Tcの半分(=1/2)の周期を示す。
[0066]
 ゲートラインVGKには常に5Vが供給される。また、奇数番目のシフトサイリスタ用のクロック信号Φ1、偶数番目のシフトサイリスタ用のクロック信号Φ2が同じ周期Tcにて入力され、スタートパルスラインの信号Φsは5Vが供給されている。奇数番目のシフトサイリスタ用のクロック信号Φ1が最初に5Vになる少し前に、ゲートラインVGKに電位差をつけるために、スタートパルスラインの信号Φsは0Vに落とされる。これにより、最初のシフトサイリスタTn-1のゲート電位が5Vから1.7Vに引き込まれ、しきい値電圧が3.2Vになって、転送ラインΦ1による信号でオンできる状態になる。転送ラインΦ1に5Vが印加され、最初のシフトサイリスタTn-1がオン状態に遷移してから少し遅れて、スタートパルスラインΦsに5Vが供給され、以降、スタートパルスラインΦsには5Vが供給され続ける。
[0067]
 転送ラインΦ1と転送ラインΦ2は互いのオン状態(ここでは5V)が重なる時間Tovを持ち、略相補的な関係になるように構成される。発光サイリスタ点灯用信号ラインΦW1~ΦW4は、転送ラインΦ1、Φ2の周期の半分の周期で送信され、対応するシフトサイリスタがオン状態のときに、5Vが印加されると点灯する。例えば期間aでは同一のシフトサイリスタに接続されている4つの発光サイリスタが全て点灯している状態であり、期間bでは3つの発光サイリスタが同時点灯している。また、期間cでは全ての発光サイリスタは消灯状態であり、期間dでは2つの発光サイリスタが同時点灯している。期間eでは点灯する発光サイリスタは1つのみである。
[0068]
 本実施例では1個のシフトサイリスタに接続する発光サイリスタの数は4個としているがこれに限ったものではなく、用途に応じて4個より少なくても多くてもよい。なお、上述した回路では各サイリスタのカソードを共通とする回路について説明したが、アノード共通回路でも適宜極性を反転することで適用可能である。
[0069]
[面発光サイリスタの構造]
 図12A及び図12Bは、本実施例の面発光サイリスタ部の概略図である。図12Aは、メサ(台形)構造922に形成された発光素子が複数配列されている発光素子アレイの平面図(模式図)である。図12Bは、図12Aに示すB-B線で、メサ構造922に形成された発光素子を切断したときの断面概略図である。発光素子が形成されたメサ構造922は、所定のピッチ(発光素子間の間隔)(例えば1200dpiの解像度の場合には略21.16μm)で配置されており、各メサ構造922は、素子分離溝924により互いに分離されている。
[0070]
 図12Bにおいて、900は第一伝導型の化合物半導体基板、902は基板900と同じ第一伝導型のバッファ層、904は第一伝導型の二種類の半導体層の積層で構成される分布ブラッグ反射(DBR)層である。また、906は第1の第一伝導型半導体層、908は第一伝導型とは異なる第1の第二伝導型半導体層、910は第2の第一伝導型半導体層、912は第2の第二伝導型半導体層である。図12Bに示すように、半導体層906、908、910、912の、伝導型の異なる半導体を交互に積層することで、pnpn型(又はnpnp型)のサイリスタ構造を形成している。本実施例では、基板900にはn型のGaAs基板を用い、バッファ層902にはn型GaAs又はn型のAlGaAs層、DBR層904にはn型の高Al組成のAlGaAsと低Al組成のAlGaAsの積層構造を用いている。DBR層の上の第1の第一伝導型半導体層906にはn型AlGaAs、第1の第二伝導型半導体層908にはp型AlGaAs、第2の第一伝導型半導体層910にはn型AlGaAs、第2の第二伝導型半導体層912にはp型AlGaAsを用いている。
[0071]
 また、メサ構造型の面発光素子では、電流狭窄機構を用い、電流をメサ構造922側面に流さないようにすることで発光効率を向上させている。ここで、本実施例における電流狭窄機構について説明する。図12Bに示すように、本実施例では第2の第二伝導型半導体層912であるp型AlGaAsの上に、p型のGaP層914を形成し、更にその上にn型の透明導電体であるITO層918を形成している。p型GaP層914は、透明導電体ITO層918と接触する部分の不純物濃度を十分高く形成しておく。発光サイリスタに対して順バイアスを加えたとき(例えば裏面電極926を接地し、表面電極920に正電圧を加えたとき)、p型GaP層914は、透明導電体ITO層918と接触する部分の不純物濃度を十分高く形成されているため、トンネル接合となる。その結果、電流が流れる。このような構造により、p型GaP層914は、n型透明導電体ITO層918と接触する部分に電流を集中させ、電流狭窄機構を形成している。なお、本実施例においては、ITO層918とp型AlGaAs層912との間に層間絶縁層916を設けている。ところが、n型ITO層918とp型AlGaAs層912で形成される付設ダイオードは、発光サイリスタの順方向バイアスに対して逆バイアスになっており、順バイアスしたときに、トンネル接合部以外は基本的に電流が流れない。そのため、n型ITO層918とp型AlGaAs層912で形成される付設ダイオードの逆方向耐圧が必要な用途に対して十分であれば、省略することも可能である。このような構成により、p型GaP層914とn型透明導電体ITO層918とが接触する部分とほぼ同等な部分の下部の半導体積層部が発光し、DBR層904によってそのほとんどの発光が基板900と反対側に反射される。
[0072]
 本実施例における露光ヘッド106は、解像度に応じて発光点の密度(発光素子間の間隔)が決定される。面発光素子アレイチップ内部の各発光素子は、素子分離溝924によってメサ構造922に分離され、例えば1200dpiの解像度で画像形成を行う場合は、隣接する発光素子(発光点)の素子中心間の間隔は21.16μmとなるように配列される。
[0073]
 以上説明した本実施例では、1200dpiの発光点素子間隔に対して、2400dpiでディザリングを行い、画像データを色ずれ量や実装位置ずれ量に応じてシフトする。これにより、より高解像度での画像位置制御が可能となり、色ずれや面発光素子アレイチップの実装ずれに対して、位置ずれの少ない高品質な画像形成が可能となる。更に、制御基板415のチップデータ変換部403において、面発光素子アレイチップ毎に画像データを配列する際に、隣接するチップの画像データを付与して後段のフィルタ処理部408に送信する。これにより、フィルタ処理部408で解像度変換を行う際に、面発光素子アレイチップ間で画像の欠落のない高品位な画像形成が可能となる。本実施例においては、面発光素子アレイチップを千鳥状に2列に配置した例について述べたが、一列に配列する構成においても、同様に処理することは可能であり、2列に配置した場合と同様の効果を得ることができる。また、面発光素子のピッチが600dpiの露光ヘッドであっても、ディザリング処理と画像シフト処理の解像度を上げる(例えば、1200dpiや2400dpi)ことで、発光素子のピッチ以上の分解能で位置制御が可能となる。
[0074]
 このようなフィルタ処理により隣接画素のデータを補間する解像度変換方式では、形成されるドット(画像)の位置精度が向上する。その一方で、ドット(画像)の主走査方向のエッジ部で多値の中間調データが多く生成されることにより、エッジ部での潜像が不安定になりやすい。そのため、作像条件(例えば感光ドラム102の帯電量)によっては、形成される画像のシャープさ(鮮鋭度)が鈍化するという現象が発生する。そこで、解像度変換を行う画像形成装置について、画像種別やユーザからの指示に応じて、鮮鋭性優先モードを選択可能な構成を有する画像形成装置について説明する。本実施例では、画像コントローラ部が画像種別に基づいて、鮮鋭性優先モードを選択するものとする。また、本実施例の画像形成装置は、操作部(不図示)を備え、ユーザは操作部から鮮鋭性優先モードを設定できるものとする。
[0075]
 本実施例では、後述するように、制御基板415のCPU400から露光ヘッド106の駆動部303aのフィルタ処理部408にフィルタ係数K1、K2の変更が通知される。そのため、本実施例では、図4の駆動部303aでは、CPU400からの指示を通知するための信号線がフィルタ処理部408にもある。
[0076]
 本実施例では、第2の処理である鮮鋭性優先モードが選択された場合、フィルタ処理部408で行われるフィルタ演算(式1)で用いられるフィルタ係数K1、K2の値を、K1=1.0、K2=0に切り換える。フィルタ係数K1、K2の値の切り換えは、制御基板415のCPU400からの指示により、フィルタ処理部408のK1、K2の設定を書き換えることで実行される。隣接画素に対応するフィルタ係数K2が0になることで、各画素の画像データを算出する(式1)は、以下の(式2)となり、出力データと同じ主走査位置にある入力データがそのまま出力データとして算出される。
Dn’=D(2×n)・・・(式2)
 ここで、nは、各面発光素子アレイチップ内部の発光素子数516に対応し、発光素子の点灯順番に基づき、n=1~516の順で逐次、各発光素子での画像データの演算が行われる。(式2)により、図13中の奇数番号の入力データデータD1、D3、D5、D7、D9は、出力データD1’~D4’に反映されることなく、欠落する。そのため、鮮鋭性優先モードを選択する際には、画像データ生成部401で生成される画像データは、主走査方向に2画素単位でドット成長するように画像生成が行われる。
[0077]
 図14Aは、制御基板415の画像データ生成部401で、主走査方向に2画素単位で面発光素子アレイチップ1、2、3のディザリング処理したときの画像データを示す。図中の例では、主走査方向に4画素、副走査方向に2画素のサイズでドットが形成されている。本実施例では、1つのドットを形成する場合、主走査方向の画素の幅が2、4、6、8・・・のように2画素単位でドット成長させるように、ディザマトリックスを決定する。図14Aにおいて、画像データは黒・白の2階調で示している。また、図14Aの縦軸は副走査方向を示し、m~m+3は副走査方向のラインを示す。また、図14Aの横軸は主走査方向を示し、1、2~n-1、nは、面発光素子アレイチップ中の発光素子の2400dpiでの配列順番を示す。
[0078]
 図14Bは、実施例1と同様に、図14Aに示す画像データを制御基板415の全面データシフト部402、チップデータシフト部404により、2400dpi単位で画像データをシフトさせた後の画像データを示す図である。図14Bは、図14Aに示す画像データを、主走査方向の左方向に1画素分、画像をシフトし、面発光素子アレイチップ1に対応する画像データを、アレイチップ単位で副走査方向の下方向に1画素分、画像をシフトさせた例を示している。図14Cは、図14Bで主走査方向、副走査方向にシフトさせた画像に対して、フィルタ処理部408が(式2)により、主走査方向の画像データを2400dpiから1200dpiに解像度変換した後の画像データを示す。なお、横軸方向の1’、2’、・・・、n/2-1、nは、1200dpiに解像度変換した後の面発光素子アレイチップの発光素子の配列順番を示す。また、図14Cの1’、2’の画素位置は、図14Bの1、3の画素位置に対応し、図14Cのn/2-1、n/2の画素位置は、図14Bのn-3、n-1の画素位置に対応する。なお、図14Cの各画素中の数字は、各画素の濃度値を示している。図14Cに示すように、本実施例では、実施例1の図8Cに示すような画像濃度が75%、50%、25%の中間調の階調データが生成されず、処理後の階調は2値(100%又は0%)となる。
[0079]
 鮮鋭性優先モードでは、フィルタ処理後の濃度データが2値(黒又は白)となるため、特に画像のエッジ部でシャープな潜像が形成可能となる。一方、画像重心の移動精度としては、1200dpi単位でしか移動しないため、画像位置の移動精度は低下する。このため、CPU400は、制御基板415に入力された画像の種別より、画像の特性に応じて上述したフィルタ処理の切り換えを行う。例えば、文字、ライン画像が入力した場合は、鮮鋭性優先モードに切り換え、シャープな画像を形成する。一方、カラーのイメージ画像が入力された場合は、画像位置優先モードに切り換え、色ずれを低減した画像を形成する。ここで、画像位置優先モードは、実施例1で説明したフィルタ係数K1=0.5、K2=0.25の(式1)を用いるものとする。
[0080]
 また、上述したフィルタ処理の切り換えは、画像種別以外にも、作像条件の変更に応じて切り換えてもよい。電子写真方式のプリンタは、高温高湿環境下ではトナーのトリボ(電荷量)が低下し、その結果、現像性能や転写性能が低下し、画像エッジ部のトナー飛散が発生することが知られている。このようなトリボの低下に対して、感光ドラムへの帯電量と露光ヘッドの出力光量を下げることで、画像濃度を一定に維持する制御を行う方法がある。トナーのトリボが低下する前は画像位置優先モードを選択し、トリボが低下した後は鮮鋭度優先モードを選択することで、画像エッジ部の鮮鋭度の劣化を緩和することが可能となる。
[0081]
 本実施例では、フィルタ係数を画像位置優先モード(K1=0.5、K2=0.25)と、鮮鋭性優先モード(K1=1、K2=0)で切り換える方法について説明した。係数K1、K2の係数値として、必ずしも上述した値そのものを使う必要はなく、以下の(式3)、(式4)を満たす係数値を用いてもよい。
鮮鋭性優先モードのK1値>画像位置優先モードのK1値・・・(式3)
鮮鋭性優先モードのK2値<画像位置優先モードのK2値・・・(式4)
[0082]
 以上説明したように、本実施例では、画像データ生成部401、及びフィルタ処理部408の設定切り換えにより、簡易な方式で鮮鋭性優先モードと画像位置優先モードの選択が可能となる。その結果、画像の種別や画像形成装置の作像条件に応じて切り換えることで、最適な画像を出力することが可能となる。
[0083]
[つなぎ目部の位置とスジの関係」
 図3A~図3Cで説明したように、N番目(N≧1の整数)の面発光素子アレイチップとN+1番目の面発光素子アレイチップとは、主走査方向(長手方向)において重なり部を有している。以下、その重なり部を、面発光素子列のチップ間のつなぎ目ともいう。図15は、各々の面発光素子アレイチップのつなぎ目と形成される画像(ハーフトーン)との関係を示している。上部に、面発光素子アレイチップ1~3と、各面発光素子アレイチップのつなぎ目部とを示し、各面発光素子アレイチップ1~3によって形成される画像を示す。面発光素子アレイチップのつなぎ目は、駆動基板202に面発光素子アレイを実装したときのばらつき(実装誤差)に起因して発生するずれ量であり、例えば数ミクロン単位で生じる。本実施例における実装誤差は1200dpiにおける1画素未満(21.16μm)とする。しかしながら、実装誤差は駆動基板202に対する面発光素子アレイの実装技術および面発光素子の配列間隔に依存する。そのため、実装誤差は1200dpiにおける1画素(21.16μm)以上となる場合も想定される。なお、面発光素子アレイチップ同士の理想的な(所望する)重なりを、次のように表す。面発光素子アレイチップの例えば512番目に位置する発光素子の中心から、次の面発光素子のアレイチップの1番目に位置する発光素子の中心までの、長手方向における理想的な距離をcとし、面発光素子間隔c(面発光素子の中心間距離)とする。
[0084]
 面発光素子アレイチップ1と面発光素子アレイチップ2とのつなぎ目部Aは、所望する面発光素子間隔cより狭い間隔の場合を示している(c>a)。つなぎ目部Aにおける面発光素子間隔aがc>aの条件となった場合は、端部の面発光素子が互いに重なり合うようにずれが生じる。このため、つなぎ目部Aの箇所において面発光素子を発光させた際の光量が理想的な面発光素子間隔cの場合よりも増し、濃い濃度の画像が形成されてしまう。即ち、面発光素子アレイチップ1の最も右側に位置する面発光素子の露光範囲(1画素)の一部と、面発光素子アレイチップ2の最も左側に位置する面発光素子の露光範囲(1画素)の一部と、が重複してしまう。そのため、重複して露光される部分の露光量が、面発光素子アレイチップがプリント基板に理想的に実装された場合の露光量に比べて大きくなってしまうため、つなぎ目の画像濃度が所望の濃度よりも濃く形成されてしまう。その結果、図15に示すように、黒スジとして画像が形成されてしまう。
[0085]
 また、面発光素子アレイチップ2と面発光素子アレイチップ3とのつなぎ目部Bは、所望する面発光素子間隔cより広い間隔の場合を示している(c<b)。つなぎ目部Bにおける面発光素子間隔bがc<bの条件となった場合は、端部の面発光素子が互いに離れるようにずれが生じる。このため、つなぎ目部Bの箇所において面発光素子を発光させた際の光量が理想的な面発光素子間隔cの場合よりも減り、薄い濃度で印字されてしまう。即ち、面発光素子アレイチップ2の最も右側に位置する面発光素子と、面発光素子アレイチップ2の最も左側に位置する面発光素子と、の中心間距離が称呼の値よりも大きい。そのため、当該部分の露光量が、面発光素子アレイチップがプリント基板に理想的に実装された場合の露光量に比べて少なくなってしまうため、つなぎ目の画像濃度が所望の濃度よりも濃く形成されてしまう。その結果、図15に示すように、白スジとして画像が形成されてしまう。
[0086]
 このように面発光素子間隔が理想的な間隔からずれることによってスジとして画像が形成されてしまうため、面発光素子アレイチップ間のつなぎ目部のずれを補正する処理が必要となる。以下、画像データに対する面発光素子アレイチップのつなぎ目部のずれの補正について説明する。なお、画像データに対して、面発光素子アレイチップのつなぎ目部のずれの補正をつなぎ目補正という。
[0087]
[つなぎ目部のずれの補正]
 図16は、面発光素子アレイチップのつなぎ目補正を実施するブロック図である。すなわち、図4に示した駆動部303aのフィルタ処理部408の構成を示す図である。フィルタ処理部408は、変換手段である解像度変換部1701と、第1の補正手段であるつなぎ目補正部1702と、メモリ1703と、を有している。フィルタ処理部408の解像度変換部1701は、データ受信部407から入力された画素データ(入力画素データ)に対して解像度を変換する。つなぎ目補正部1702は、フィルタ処理部408の解像度変換部1701によって解像度が変換された多値の画素データが入力される。解像度変換部1701によって解像度を例えば2400dpiから1200dpiに落とした(粗くした)上で、フィルタ処理部408によって多値の画素データを補正し、1画素(21.16μm)未満のつなぎ目のずれを補正する。メモリ1703は、つなぎ目の位置と各位置において予め測定された面発光素子アレイチップ間のつなぎ目(μm単位)のずれを補正するためのフィルタ係数が予め格納されている。フィルタ係数は1つの面発光素子アレイチップに対し先端(1~3番目)・後端(例えば514~516番目)の各補正用の係数が格納されている。なお、図3A~図3Cの例の場合、駆動部303aは面発光素子アレイチップ1~15を駆動するため、つなぎ目の位置は、面発光素子アレイチップ15と面発光素子アレイチップ16のつなぎ目部も含めて15箇所となる。一方、駆動部303bは面発光素子アレイチップ16~29を駆動するため、つなぎ目の位置は、面発光素子アレイチップ15と面発光素子アレイチップ16のつなぎ目部も含めて14箇所となる。
[0088]
 つなぎ目の位置は、露光ヘッド106の検査工程において測定される。また、面発光素子アレイチップ間毎のフィルタ係数は、露光ヘッド106の検査工程で測定されたつなぎ目の位置に基づき算出される。測定されたつなぎ目の位置の測定値及び算出されたフィルタ係数は、CPU400を介しメモリ1703へ格納される。フィルタ係数は、測定された各面発光素子アレイチップ間の主走査方向(長手方向)における駆動基板202への実装情報(上述した位置)に基づき算出される。フィルタ係数の算出手法に関しては、後述する。
[0089]
[つなぎ目補正部]
 図17はつなぎ目補正部1702の詳細処理を説明する図であり、説明の簡易化のため、面発光素子アレイチップ、1チップ分の処理について示している。対象となる面発光素子アレイチップを、以下、面発光素子アレイチップNとする。また、隣接する面発光素子アレイチップのデータを先端側で4画素、後端側で4画素、それぞれ付与した際の例であり、各面発光素子アレイチップについて同様の処理が行われるものとする。図17で、(i)は、解像度変換部1701によって解像度が変換される前の2400dpiの画素データを示す。現在補正を行おうとしている(補正の対象となる)面発光素子アレイチップNの2400dpiの解像度における画素データは、次のデータから構成されている。すなわち、面発光素子アレイチップN-1の後端側の画素データであるD1~D4の4画素と、面発光素子アレイチップNのD5~D1036の1032画素と、面発光素子アレイチップN+1の先端側のD1037~D1040の4画素とから構成されている。(ii)は、解像度変換部1701によって解像度が変換された後の1200dpiの画素データを示す。面発光素子アレイチップNの1200dpiの解像度における画素データは、次のデータから構成されている。面発光素子アレイチップN-1の後端側の画素データであるD1’、D2’の2画素と、面発光素子アレイチップNのD3’~D518’の516画素と、面発光素子アレイチップN+1の先端側のD519’、D520’の2画素とから構成されている。(iii)は、以下に説明するつなぎ目補正に用いられるフィルタ係数(C00(0)等)を示す。(iv)は、解像度1200dpiの画素データにつなぎ目補正を施した後の、516画素の画素データD1”~D516”を示す。なお、つなぎ目補正は、面発光素子アレイチップのつなぎ目の近傍に位置する画素に対して実行されるため、(iv)には、つなぎ目補正が実行された画素に「補正」と付している。
[0090]
 フィルタ処理部408の解像度変換部1701は、上述したように、解像度を2400dpiから1200dpiに変換するためのフィルタ処理を実施する。フィルタ処理については説明したため、説明を省略する(図17の(i)から(ii)への変換)。つなぎ目補正部1702は、解像度変換部1701で解像度が変換された多値の画素データに対し、CPU400の指示によりメモリ1703に格納されたつなぎ目の位置の情報とフィルタ係数とを読み出す。ここで、図17に示す例の場合、メモリ1703に格納されている面発光素子アレイチップNのつなぎ目の位置の情報は、D3’とD519’となる。このように、つなぎ目の位置の情報として、例えば、面発光素子アレイチップ内の発光点に関する情報(1番目、516番目)がメモリ1703に格納されている。そして、つなぎ目補正部1702は、面発光素子アレイチップNのつなぎ目の位置(D3’、D519’)を起点として、つなぎ目近傍に配置されている複数の発光素子、すなわち所定範囲(例えば、3画素範囲)に渡ってフィルタ演算を行う。このようなフィルタ処理を行うことによって、主走査方向における濃度の重心をずらすことができる。また、フィルタ処理に用いられるフィルタ係数は、画素の濃度差を吸収するための係数が含まれている。
[0091]
[先端部フィルタ処理]
 以下、つなぎ目の位置をnとする。つなぎ目補正部1702は、メモリ1703に格納されたつなぎ目の位置n=D3’を基準として、つなぎ目に位置する画素の画素データ(この場合、D3’)に対してフィルタ処理を行う。フィルタ処理は、D3’から開始され、各画素について補正処理が終了する毎に次の画素に移り(すなわち、1インクリメントされ)、所定範囲(X)の画素に対する処理が終了するまで実施する。この実施例では、所定範囲をX=3としている。Xの値は、CPU400の指示によって設定される。
[0092]
 例えば、図15で示したつなぎ目部Aにおけるc>aの条件で、検査工程で測定された各面発光素子アレイチップ間の主走査方向における実装距離が10.5μmであったとする。この場合、例えばフィルタ係数は、次のような値がメモリ1703に格納されている。
C00(0):0.5,C01(0):0.5,C02(0):0
[0093]
 また、つなぎ目補正部1702は、メモリ1703に格納されたC00(0)、C01(0)、C02(0)に基づいて、他の画素に用いるフィルタ係数を、以下のように算出する。
[0094]
 1200dpiの1画素のサイズは、21.16μmであるため、面発光素子アレイチップ間の主走査方向における実装距離10.5μmを補正するためには、0.5画素(約半分)位置をずらす必要がある。実装距離10.5μmは、補正すべき補正量でもある。図17(iii)に示すように、D3’の画素に対してフィルタ処理を行うときのフィルタ係数は、それぞれ次のようになる。D3’の画素に対するフィルタ係数は、C01(0)、D3’の画素に隣接するD2’の画素に対するフィルタ係数は、C00(0)、D3’の画素に隣接するD4’の画素に対するフィルタ係数は、C02(0)である。D4’の画素に対してフィルタ処理を行うときのフィルタ係数は、それぞれ次のようになる。D4’の画素に対するフィルタ係数は、C01(1)、D4’の画素に隣接するD3’の画素に対するフィルタ係数は、C00(1)、D4’の画素に隣接するD5’の画素に対するフィルタ係数は、C02(1)である。D5’の画素に対してフィルタ処理を行うときのフィルタ係数は、それぞれ次のようになる。D5’の画素に対するフィルタ係数は、C01(2)、D5’の画素に隣接するD4’の画素に対するフィルタ係数は、C00(2)、D5’の画素に隣接するD6’の画素に対するフィルタ係数は、C02(2)である。今注目している画素(以下、注目画素という)に対して、補正すべき方向の隣接画素のフィルタ係数は、補正量/1画素のサイズから算出される。ここで、フィルタ係数はC00(0)等、補正量は実装距離10.5μm、1画素のサイズは21.16μmである。
[0095]
 注目画素(例えばD3’の画素)のフィルタ係数C01(0)は、
1-[補正量(10.5μm)/1画素サイズ(21.16μm)]
となる。C02(0)は使用しないため0となる。
 面発光素子アレイチップNの先端部のフィルタ処理は、所定範囲内(D3’~D3’+X)で徐々に補正量を減らしていくように、フィルタ係数を内部で演算する構成である。
[0096]
 例えば、図17において、所定範囲X=3、メモリ1703に格納されたフィルタ係数がC00(0)=0.5、C01(0)=0.5、C02(0)=0の場合、C00(1)~C02(1)、C00(2)~C02(2)は、以下のように演算される。
C00(1)=0.33,C01(1)=0.67,C02(1)=0
C00(2)=0.17,C01(2)=0.83,C02(2)=0
 つなぎ目補正部1702により演算されるフィルタ係数の演算を、一般式で示すと次のように表すことができる。
C00(i)=C00(0)/X×(X-i) 式(5-1)
C01(i)=C01(0)+i×(C00(0)/X+C02(0)/X) 式(5-2)
C02(i)=C02(0)/X×(X-i) 式(5-3)
 ここで、iはつなぎ目位置からフィルタ処理が実施される毎にインクリメントされる値を示しており、0≦i<Xとする。X=3の場合、iは0、1、2となる。具体的には、D3’のときにはi=0、D4’のときにはi=1、D5’のときにはi=2のようになる。なお、所定範囲においてX=0と設定されているとき、フィルタ係数の演算及びフィルタ処理は実施されない。
[0097]
 つなぎ目補正部1702は、以下の式(6)によりフィルタ処理の演算を行う。
D(n-2)”=D(n-1)’×C00(m)+D(n)’×C01(m)+D(n+1)’×C02(m) 式(6)
 なお、n,mの範囲は3≦n<3+X、0≦m<X、1≦X<11とする。例えば、所定範囲においてX=3の場合、nは3、4、5となり、mは0、1、2となる。すなわち、nは面発光素子チップアレイNにおける先端に位置する発光点に対応したD3’、D4’、D5’の画素番号に対応する。また、mはフィルタ係数の「()」内に入る数値である。
[0098]
 図17(ii)~(iv)を参照しながら具体的に式(6)を示すと次のようになる。まず、つなぎ目補正後のn=3のD1”は、m=0であり、
D1”=D2’×C00(0)+D3’×C01(0)+D4’×C02(0)
 また、n=4、m=1のD2”及びn=5、m=2のD3”はそれぞれ次のようになる。
D2”=D3’×C00(1)+D4’×C01(1)+D5’×C02(1)
D3”=D4’×C00(2)+D5’×C01(2)+D6’×C02(2)
[0099]
 このように、つなぎ目補正部1702によるフィルタ処理により、面発光素子アレイチップのつなぎ目において画素データの値の増減が行われる。その結果、つなぎ目位置から所定範囲の画素に対して画像データの重心を10.5μmから減衰させた移動ができ、滑らかなつなぎ目補正が可能となる。例えば、図15のつなぎ目部Aにおいては、つなぎ目補正部1702によるつなぎ目補正によって黒スジの発生しない画像を得ることができる。
[0100]
[後端部フィルタ処理]
 つなぎ目補正部1702は、メモリ1703に格納されたつなぎ目の位置n=D519’-Xを基準として、つなぎ目に位置する画素の画素データ(X=3の場合、D516’)に対してフィルタ処理を行う。フィルタ処理は、D519’-Xから開始され、各画素について補正処理が終了する毎に次の画素に移り(すなわち、1インクリメントされ)、所定範囲(D518’)の画素に対する処理が終了するまで実施する。この実施例では、所定範囲をX=3としている。Xの値は、CPU400の指示によって設定される。
[0101]
 例えば、図15で示したつなぎ目部Bにおいても黒スジが発生するc>aの条件で、検査工程で測定された各面発光素子アレイチップ間の主走査方向における実装位置が10.5μmであったとする。すなわち、図15のつなぎ目部Bにおいても、黒スジが発生していたとして以下の説明を行う。この場合、例えばフィルタ係数は、次のような値がメモリ1703に格納されている。
C10(0):0,C11(0):0.5,C12(0):0.5
[0102]
 また、つなぎ目補正部1702は、メモリ1703に格納されたC10(0)、C11(0)、C12(0)に基づいて、他の画素に用いるフィルタ係数を算出する。なお、算出方法は、注目画素に対して補正すべき方向の隣接する画素が異なるだけであり、先端部におけるフィルタ処理で述べた手法と同様のため省略する。
[0103]
 面発光素子アレイチップNの後端部のフィルタ処理は、所定範囲内(D519’-X~D518’)で徐々に補正量を増やしていくように、フィルタ係数を内部で演算する構成である。
[0104]
 例えば、図17において、所定範囲X=3、メモリ1703に格納されたフィルタ係数がC10(0)=0、C11(0)=0.5、C12(0)=0.5の場合、C10(1)~C12(1)、C10(2)~C12(2)は、以下のように演算される。
C10(1)=0,C11(1)=0.67,C12(1)=0.33
C10(2)=0,C11(2)=0.83,C12(2)=0.17
 つなぎ目補正部1702により演算されるフィルタ係数の演算を、一般式で示すと次のように表すことができる。
C10(i)=C10(0)/X×(X-i) 式(7-1)
C11(i)=C11(0)+i×(C10(0)/X+C12(0)/X) 式(7-2)
C12(i)=C12(0)/X×(X-i) 式(7-3)
 ここで、iはつなぎ目位置からフィルタ処理が実施される毎にインクリメントされる値を示しており、0≦i<Xとする。X=3の場合、iは0、1、2となる。なお、所定範囲においてX=0と設定されているとき、フィルタ係数の演算及びフィルタ処理は実施されない。
[0105]
 つなぎ目補正部1702は、上述した式(6)によりフィルタ処理の演算を行う。ただし、n,mの範囲は、519-X≦n<519、0≦m<X、1≦X<11とする。例えば、所定範囲においてX=3の場合、nは516、517、518となり、mは0、1、2となる。すなわち、nは面発光素子チップアレイNにおける後端に位置する発光点に対応したD516’、D517’、D518’の画素番号に対応する。また、mはフィルタ係数の「()」内に入る数値であり、先端の場合とは逆で、2、1、0の順となる。
[0106]
 図17(ii)~(iv)を参照しながら具体的に式(6)を示すと次のようになる。まず、つなぎ目補正後のn=519-3=516のときのD514”は、m=2であり、D514”=D515’×C10(2)+D516’×C11(2)+D517’×C12(2)
 また、n=517、m=1のD515”及びn=518、m=0のD516”はそれぞれ次のようになる。
D515”=D516’×C10(1)+D517’×C11(1)+D518’×C12(1)
D516”=D517’×C10(0)+D518’×C11(0)+D519’×C12(0)
[0107]
 このように、つなぎ目補正部1702によるフィルタ処理により、面発光素子アレイチップのつなぎ目において画素データの値の増減が行われる。その結果、つなぎ目位置から所定範囲の画素に対して画像データの重心を10.5μmから減衰させた移動ができ、滑らかなつなぎ目補正が可能となる。
[0108]
 上述した演算により、所定の面発光素子アレイチップに対し、先端及び後端のつなぎ目の位置におけるずれの補正が行われる。図17では、例として、フィルタ係数のサイズを1×3としているが、フィルタ係数のサイズはこれに限定されない。しかし、フィルタ係数のサイズを大きくした場合、隣接する面発光素子アレイチップにおいて付加される画素数を増やす必要がある。また、処理範囲を3画素としているが(X=3)、3画素に限らず、CPU400の指示によって処理範囲の画素数は決定される。また、上述したフィルタ処理例において、c>a(黒スジ発生)の条件でのつなぎ目補正を示したが、c<b(白スジ発生)の条件の際は、注目画素に対する隣接する画素のフィルタ係数値を、左右入れ替えたものがメモリ1703に格納されているものとする。例えば、c<bの場合には、面発光素子アレイチップの先端部について、メモリ1703に、フィルタ係数C00(0)=0、C01(0)=0.5、C02(0)=0.5が格納されている。例えば、c<bの場合には、面発光素子アレイチップの後端部について、メモリ1703に、フィルタ係数C10(0)=0.5、C11(0)=0.5、C12(0)=0が格納されている。
[0109]
 以上説明したように、本実施例では、2400dpiの画像データを解像度変換部1701で低解像度に変換した後に、つなぎ目補正部1702でつなぎ目補正を実施する。そのため、解像度変換処理での画像劣化によるつなぎ目補正位置の精度低下を防止できる。また、本実施例では、解像度変換処理により見かけ上、2400dpiの精度を持った1200dpiの多値データに変換される。その多値データに対してつなぎ目補正処理が実施されるため、画像劣化の少ない、精度の高いつなぎ目補正が可能となる。
[0110]
 なお、図4において、CPU400、集積回路401A、集積回路402Aは、1つの集積回路に含まれていてもよい。更に、CPU400と、集積回路401A及び集積回路402Aと、が異なる集積回路であってもよい。
[0111]
[図4の変形例]
 図4の変形例1として、例えば、図18に示すように、フィルタ処理部408がチップデータシフト部404とデータ送信部405との間にあってもよい。
 図4の変形例2として、例えば、図19に示すように、フィルタ処理部408がラインデータシフト部402とチップデータ変換部403との間にあってもよい。
[0112]
 以上、本実施例によれば、面発光素子アレイチップの実装精度によらず質のよい画像形成を行うことができる。
[0113]
 本発明は上記実施の形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、本発明の範囲を公にするために以下の請求項を添付する。
[0114]
 本願は、2018年6月27日提出の日本国特許出願特願2018-121820を基礎として優先権を主張するものであり、その記載内容の全てをここに援用する。

符号の説明

[0115]
102  感光ドラム
106  露光ヘッド
401  画像データ生成部
1701 解像度変換部
1702 つなぎ目補正部

請求の範囲

[請求項1]
 回転駆動される感光体と、前記感光体を露光する複数の発光素子を有するチップと、複数の前記チップが前記感光体の回転方向と交差する交差方向においてそれぞれが互いに異なる位置に配列され、奇数番目のチップと偶数番目のチップとが前記回転方向において異なる位置に配列され、前記交差方向において隣接して配置されたチップのそれぞれの端部が重なり部を有するように配列された基板と、を有する露光ヘッドと、を備え、前記交差方向における前記複数の発光素子の配列間隔に対応する第1の解像度の画像を形成する画像形成装置であって、
 入力された画像データに基づいて、前記第1の解像度より高い解像度の第2の解像度に相当する各画素に対応する画素データを当該画素の前記交差方向における位置と関連付けて生成するデータ生成手段と、
 所定のチップと前記交差方向において前記所定のチップに隣接して配置されたチップとの前記重なり部における前記第1の解像度に相当する間隔からのずれ量を補正する第1の補正手段と、
 前記第2の解像度に相当する前記複数の画素データを当該複数の画素データの前記位置に対応する前記第1の解像度に相当する画素の画素データに変換する変換手段と、
を備え、
 前記第1の補正手段は、前記変換手段により解像度が変換された後の画素データに対して前記重なり部におけるずれ量を補正することを特徴とする画像形成装置。
[請求項2]
 前記ずれ量は、前記第1の解像度に相当する間隔よりも小さいずれ量であり、
 前記第1の補正手段は、前記ずれ量を補正するために、前記重なり部の近傍に配置されている複数の発光素子に対応する濃度の重心を前記交差方向においてずらすようなフィルタ係数を用いて前記ずれ量を補正することを特徴とする請求項1に記載の画像形成装置。
[請求項3]
 前記第1の補正手段は、前記ずれ量及び前記間隔に応じて前記フィルタ係数を決定することを特徴とする請求項2に記載の画像形成装置。
[請求項4]
 前記データ生成手段により生成された前記第2の解像度に相当する画素の前記画素データの前記回転方向の色ずれ及び前記交差方向の色ずれと、前記発光素子の前記交差方向の位置ずれと、を補正する第2の補正手段を備え、
 前記変換手段は、変換後の画素の濃度を、変換前の画素の濃度と前記変換前の画素に隣接する画素の濃度とに基づいて求める補間処理により、前記第2の補正手段により補正された前記交差方向の画素データの解像度を、前記第2の解像度に相当する各画素の画素データから前記第1の解像度に相当する各画素の画素データに変換し、前記補間処理を行う場合には、前記チップの端部側に隣接するチップの端部の画素の濃度に基づいて、前記補間処理を行うことを特徴とする請求項1から請求項3のいずれか1項に記載の画像形成装置。
[請求項5]
 前記変換手段は、前記変換後の前記第1の解像度に相当する画素の画素データを、前記変換前の前記第2の解像度に相当する前記画素の画素データに第1の係数を乗じた値と、前記第2の解像度に相当する前記画素に隣接する画素の画素データに第2の係数を乗じた値と、により求めることを特徴とする請求項4に記載の画像形成装置。
[請求項6]
 前記変換手段は、前記変換後の前記第1の解像度に相当する画素の画素データを、前記変換前の前記画素に隣接する画素の画素データの補間により求める第1の処理と、前記変換前の前記画素に隣接する画素の画素データで補間せずに求める第2の処理と、を切り換え可能であり、
 前記変換手段は、前記第1の係数及び前記第2の係数の設定を切り換えることにより、前記第1の処理又は前記第2の処理に切り換えることを特徴とする請求項5に記載の画像形成装置。
[請求項7]
 前記第2の処理での前記第1の係数は、前記第1の処理での前記第1の係数よりも大きく、
 前記第2の処理での前記第2の係数は、前記第1の処理での前記第2の係数よりも小さいことを特徴とする請求項6に記載の画像形成装置。
[請求項8]
 前記第1の係数と、2つの前記第2の係数との和は1であることを特徴とする請求項7に記載の画像形成装置。
[請求項9]
 前記チップは、前記第1の解像度に相当する各画素に対応する発光素子を有し、
 前記第1の処理での前記チップの前記端部の発光素子の画素の画素データは、前記チップの前記端部の前記発光素子に隣接するチップの端部の発光素子の画素の画素データにより補間されることを特徴とする請求項8に記載の画像形成装置。
[請求項10]
 前記露光ヘッドは、前記感光体の前記回転方向は前記第2の解像度に相当する画素の画素データに基づき露光し、前記感光体の前記交差方向は前記第1の解像度に相当する画素の画素データに基づき露光することを特徴とする請求項4から請求項9のいずれか1項に記載の画像形成装置。
[請求項11]
 前記露光ヘッドにより前記感光体上に形成される画像の前記回転方向の色ずれ量及び前記交差方向の色ずれ量を検知する検知手段を備え、
 前記第2の補正手段は、前記検知手段により検知された前記回転方向の前記色ずれ量及び前記交差方向の前記色ずれ量に基づいて、前記データ生成手段で生成した前記画素データの前記回転方向の色ずれ及び前記交差方向の色ずれを補正することを特徴とする請求項10に記載の画像形成装置。
[請求項12]
 前記チップの前記交差方向の位置ずれ量を記憶する記憶手段を備え、
 前記第2の補正手段は、前記記憶手段に記憶された前記位置ずれ量に基づいて、前記回転方向の色ずれ及び前記交差方向の色ずれを補正した前記画素データを補正することを特徴とする請求項11に記載の画像形成装置。
[請求項13]
 前記チップは、前記回転方向に2列に配置され、各列に配置された前記発光素子の前記回転方向の間隔は、前記第2の解像度に相当する間隔の整数倍であることを特徴とする請求項12に記載の画像形成装置。

図面

[ 図 1]

[ 図 2A]

[ 図 2B]

[ 図 3A]

[ 図 3B]

[ 図 3C]

[ 図 4]

[ 図 5A]

[ 図 5B]

[ 図 6]

[ 図 7]

[ 図 8A]

[ 図 8B]

[ 図 8C]

[ 図 9]

[ 図 10A]

[ 図 10B]

[ 図 10C]

[ 図 11]

[ 図 12A]

[ 図 12B]

[ 図 13]

[ 図 14A]

[ 図 14B]

[ 図 14C]

[ 図 15]

[ 図 16]

[ 図 17]

[ 図 18]

[ 図 19]

[ 図 20A]

[ 図 20B]

[ 図 20C]