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1. (WO2020004437) 半導体デバイス及び電気装置
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国際公開番号: WO/2020/004437 国際出願番号: PCT/JP2019/025296
国際公開日: 02.01.2020 国際出願日: 26.06.2019
IPC:
H01L 29/872 (2006.01) ,H01L 29/06 (2006.01) ,H01L 29/47 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
86
整流,増幅,発振またはスイッチされる電流を流す1つ以上の電極に電流または電圧のみの変化のみを与えることにより制御可能なもの
861
ダイオード
872
ショットキーダイオード
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
02
半導体本体
06
半導体本体の形状に特徴のあるもの;半導体領域の形状,相対的な大きさまたは配列に特徴のあるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
40
電極
43
構成材料に特徴のあるもの
47
ショットキー障壁電極
出願人:
京セラ株式会社 KYOCERA CORPORATION [JP/JP]; 京都府京都市伏見区竹田鳥羽殿町6番地 6, Takeda Tobadono-cho, Fushimi-ku, Kyoto-shi, Kyoto 6128501, JP
発明者:
甲谷 真吾 KABUTOYA, Shingo; JP
代理人:
荒船 博司 ARAFUNE, Hiroshi; JP
荒船 良男 ARAFUNE, Yoshio; JP
優先権情報:
2018-12465929.06.2018JP
発明の名称: (EN) SEMICONDUCTOR DEVICE AND ELECTRIC DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET DISPOSITIF ÉLECTRIQUE
(JA) 半導体デバイス及び電気装置
要約:
(EN) The present invention improves a semiconductor device having a plurality of trenches in a semiconductor layer. A semiconductor device (1) comprises: a first layer (12) having a first semiconductor that includes a first conductivity type impurity; a second layer (13) having a second semiconductor that is in contact with the first layer, and that includes a first conductivity type impurity at a lower concentration than in the first semiconductor; a first electrode (21) that is in contact with a first surface of the first layer; and a second electrode (22) that is in contact with a second surface of the second layer. The second layer (13) further includes: a first trench (31a) having therein a third electrode (23) that is connected to the second electrode; and a second trench (33) that is positioned closer to the outer peripheral portion of the second layer than the first trench, and that has therein a fourth electrode (24) that is connected to the second electrode. The entire outer edge (22E) of the second electrode (22) is in contact with the fourth electrode (24).
(FR) La présente invention améliore un dispositif à semi-conducteur ayant une pluralité de tranchées dans une couche semi-conductrice. Un dispositif à semi-conducteur (1) comprend : une première couche (12) ayant un premier semi-conducteur qui comprend une impureté de premier type de conductivité ; une seconde couche (13) ayant un second semi-conducteur qui est en contact avec la première couche, et qui comprend une impureté de premier type de conductivité à une concentration inférieure à celle dans le premier semi-conducteur ; une première électrode (21) qui est en contact avec une première surface de la première couche ; et une deuxième électrode (22) qui est en contact avec une seconde surface de la seconde couche. La deuxième couche (13) comprend en outre : une première tranchée (31a) dans laquelle est formée une troisième électrode (23) qui est connectée à la deuxième électrode ; et une deuxième tranchée (33) qui est positionnée plus près de la partie périphérique externe de la seconde couche que la première tranchée, et qui comporte en son sein une quatrième électrode (24) qui est connectée à la deuxième électrode. L'ensemble du bord externe (22E) de la deuxième électrode (22) est en contact avec la quatrième électrode (24).
(JA) 半導体層に複数のトレンチを有する半導体デバイスの改善を図る。第1導電型の不純物を含んだ第1半導体を有する第1層(12)と、第1層と接し、第1半導体よりも低濃度の第1導電型の不純物を含んだ第2半導体を有する第2層(13)と、第1層の第1面に接する第1電極(21)と、第2層の第2面に接する第2電極(22)とを備える半導体デバイス(1)である。第2層(13)は、第2電極と接続された第3電極(23)を内部に有する第1トレンチ(31a)と、第1トレンチよりも第2層の外周部の近くに位置し、第2電極と接続された第4電極(24)を内部に有する第2トレンチ(33)とを更に有し、第2電極(22)の全外周端(22E)が第4電極(24)に接している。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関 (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)