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1. (WO2020003420) 半導体装置の製造方法
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国際公開番号: WO/2020/003420 国際出願番号: PCT/JP2018/024426
国際公開日: 02.01.2020 国際出願日: 27.06.2018
IPC:
H01L 21/338 (2006.01) ,H01L 29/812 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
338
ショットキーゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
80
PN接合ゲートまたは他の整流接合ゲートによって生じる電界効果を有するもの
812
ショットキーゲートを有するもの
出願人:
三菱電機株式会社 MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 東京都千代田区丸の内二丁目7番3号 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310, JP
発明者:
角野 翼 SUMINO, Tasuku; JP
代理人:
高田 守 TAKADA, Mamoru; JP
高橋 英樹 TAKAHASHI, Hideki; JP
優先権情報:
発明の名称: (EN) METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置の製造方法
要約:
(EN) In the present invention, a resist (4) is applied onto a semiconductor substrate (1), and a first opening (5) and a second opening (6) having a narrower width than the first opening are formed in the resist (4). Using the resist (4) as a mask, the semiconductor substrate (1) is wet-etched, thereby forming one recess (7) which is continuous underneath the first opening (5) and the second opening (6). After the recess (7) has been formed, a shrink material (8) is cross-linked with the resist (4), thereby closing the second opening (6) without closing the first opening (5). After the second opening (6) has been closed, a gate electrode (11) is formed in the recess (7) through the first opening (5).
(FR) Selon la présente invention un procédé de fabrication de semi-conducteur consiste à appliquer une réserve (4) sur un substrat semi-conducteur (1), et à former une première ouverture (5) et une seconde ouverture (6), ayant une largeur plus étroite que la première ouverture, dans la réserve (4). Le procédé consiste en outre, au moyen de la réserve (4) en tant que masque, à graver le substrat semi-conducteur (1) par voie humide, formant ainsi un évidement (7) continu sous la première ouverture (5) et la seconde ouverture (6). Le procédé consiste également, après la formation de l'évidement (7), à procéder à une réticulation d'un matériau rétractable (8) avec la réserve (4), fermant ainsi la seconde ouverture (6) sans fermer la première ouverture (5). Le procédé consiste enfin, après la fermeture de la seconde ouverture (6), à former une électrode grille (11) dans l'évidement (7) à travers la première ouverture (5).
(JA) 半導体基板(1)の上にレジスト(4)を塗布し、レジスト(4)に第1の開口(5)と第1の開口(5)より幅が細い第2の開口(6)を形成する。レジスト(4)をマスクとして用いて半導体基板(1)をウェットエッチングして第1の開口(5)と第2の開口(6)の下に連続した1つのリセス(7)を形成する。リセス(7)を形成した後、シュリンク材(8)をレジスト(4)と架橋反応させて第1の開口(5)を閉塞させずに第2の開口(6)を閉塞させる。第2の開口(6)を閉塞させた後、第1の開口(5)を介してリセス(7)にゲート電極(11)を形成する。
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国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)