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1. (WO2020003364) ブラックマトリクス基板及び表示装置
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国際公開番号: WO/2020/003364 国際出願番号: PCT/JP2018/024079
国際公開日: 02.01.2020 国際出願日: 26.06.2018
IPC:
G06F 3/044 (2006.01) ,G06F 3/041 (2006.01)
G 物理学
06
計算;計数
F
電気的デジタルデータ処理
3
計算機で処理しうる形式にデータを変換するための入力装置;処理ユニットから出力ユニットへデータを転送するための出力装置,例.インタフェース装置
01
ユーザーと計算機との相互作用のための入力装置または入力と出力が結合した装置
03
器具の位置または変位をコード信号に変換するための装置
041
変換手段よって特徴付けられたデジタイザー,例.タッチスクリーンまたはタッチパッド用のもの
044
容量性手段によるもの
G 物理学
06
計算;計数
F
電気的デジタルデータ処理
3
計算機で処理しうる形式にデータを変換するための入力装置;処理ユニットから出力ユニットへデータを転送するための出力装置,例.インタフェース装置
01
ユーザーと計算機との相互作用のための入力装置または入力と出力が結合した装置
03
器具の位置または変位をコード信号に変換するための装置
041
変換手段よって特徴付けられたデジタイザー,例.タッチスクリーンまたはタッチパッド用のもの
出願人:
凸版印刷株式会社 TOPPAN PRINTING CO., LTD. [JP/JP]; 東京都台東区台東1丁目5番1号 5-1, Taito 1-chome, Taito-ku, Tokyo 1100016, JP
発明者:
大中 希 ONAKA Nozomi; JP
福吉 健蔵 FUKUYOSHI Kenzo; JP
代理人:
松沼 泰史 MATSUNUMA Yasushi; JP
鈴木 史朗 SUZUKI Shirou; JP
清水 雄一郎 SHIMIZU Yuichiro; JP
大槻 真紀子 OTSUKI Makiko; JP
優先権情報:
発明の名称: (EN) BLACK MATRIX SUBSTRATE AND DISPLAY DEVICE
(FR) SUBSTRAT DE MATRICE NOIRE ET DISPOSITIF D'AFFICHAGE
(JA) ブラックマトリクス基板及び表示装置
要約:
(EN) This black matrix substrate is provided with: a transparent substrate which has first and second surfaces; a black dielectric layer which is on the second surface; a first insulating layer; a first conductive layer which is on the first insulating layer and comprises a first conductive pattern wherein an alloy layer or the like is sandwiched by conductive oxide layers; a second insulating layer which is on the first conductive layer; an oxide semiconductor layer which is on the second insulating layer; a second conductive layer which is on these layers and comprises a second conductive pattern that has the same structure as the first conductive pattern; a transparent resin layer which is on the second conductive layer; a light absorption layer which is on the resin layer; and a thin film transistor. The black dielectric layer contains carbon and covers the first and second conductive patterns when viewed in plan; parts of the first conductive pattern constitute a gate electrode of the thin film transistor, a scan line that drives the thin film transistor, and a capacitor pattern that is connected to the gate electrode; parts of the second conductive pattern constitute a source electrode and a drain electrode of the thin film transistor, and an output line of a first thin film transistor; a part of the oxide semiconductor layer constitutes a channel layer of the thin film transistor; the capacitor pattern is provided with a plurality of openings; and a part of the second insulating layer constitutes a gate insulating layer.
(FR) L'invention ‌concerne‌ ‌un‌ substrat de matrice noire qui est pourvu : d'un substrat transparent qui comporte des première et seconde surfaces; d'une couche diélectrique noire qui est sur la seconde surface; d'une première couche isolante; d'une première couche conductrice qui est sur la première couche isolante et qui comprend un premier motif conducteur dans lequel une couche d'alliage ou similaire est prise en sandwich par des couches d'oxyde conducteur; d'une seconde couche isolante qui est sur la première couche conductrice; d'une couche semi-conductrice d'oxyde qui est sur la seconde couche isolante; d'une seconde couche conductrice qui est sur ces couches et qui comprend un second motif conducteur qui a la même structure que le premier motif conducteur; d'une couche de résine transparente qui est sur la seconde couche conductrice; d'une couche d'absorption de lumière qui est sur la couche de résine; et d'un transistor à couches minces. La couche diélectrique noire contient du carbone et recouvre les premier et second motifs conducteurs lors d'une visualisation en plan; des parties du premier motif conducteur constituent une électrode de grille du transistor à couches minces, une ligne de balayage qui commande le transistor à couches minces, et un motif de condensateur qui est connecté à l'électrode de grille; des parties du second motif conducteur constituent une électrode de source et une électrode de drain du transistor à couches minces, et une ligne de sortie d'un premier transistor à couches minces; une partie de la couche semi-conductrice d'oxyde constitue une couche de canal du transistor à couches minces; le motif de condensateur est pourvu d'une pluralité d'ouvertures; et une partie de la seconde couche isolante constitue une couche d'isolation de grille.
(JA) 本発明のブラックマトリクス基板は、第1、第2面を有する透明基板と、前記第2面上の黒色誘電体層と、第1絶縁層と、該第1絶縁層上で、合金層等が導電性酸化物層で挟まれた第1導電パターンを含む第1導電層と、その上に第2絶縁層と、該第2絶縁層上の酸化物半導体層と、これらの上で、該第1導電パターンと同じ構造の第2導電パターンを含む第2導電層と、該第2導電層の上に透明樹脂層と、該樹脂層上に光吸収層と、薄膜トランジスタと、を備える。黒色誘電体層等は、カーボンを含み、平面視において第1及び第2導電パターンを覆い、第1導電パターンの一部は、薄膜トランジスタのゲート電極、薄膜トランジスタを駆動する走査線及び前記ゲート電極に接続された容量パターンを、第2導電パターンの一部は、薄膜トランジスタのソース電極、ドレイン電極、第1薄膜トランジスタの出力線を、酸化物半導体層の一部は、薄膜トランジスタのチャネル層を、構成し、前記容量パターンは、複数の開口部を具備し、第2絶縁層の一部は、ゲート絶縁層を構成する。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関 (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)