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1. (WO2019066798) INSTRUCTIONS FOR VECTOR UNSIGNED MULTIPLICATION AND ACCUMULATION OF UNSIGNED DOUBLEWORDS
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国際公開番号: WO/2019/066798 国際出願番号: PCT/US2017/053650
国際公開日: 04.04.2019 国際出願日: 27.09.2017
IPC:
G06F 9/30 (2006.01)
G 物理学
06
計算;計数
F
電気的デジタルデータ処理
9
プログラム制御のための装置,例.制御装置
06
プログラム記憶方式を用いるもの,すなわちプログラムを受取りそして保持するために処理装置の内部記憶装置を用いるもの
30
機械語命令を実行するための装置,例.命令デコーダ
出願人:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, CA 95054, US
発明者:
MADDURI, Venkateswara, R.; US
MURRAY, Carl; IE
OULD-AHMED-VALL, Elmoustapha; US
CHARNEY, Mark, J.; US
VALENTINE, Robert; IL
CORBAL, Jesus; US
代理人:
PARVIN, S., Kameron; US
NICHOLSON, David, F.; US
優先権情報:
発明の名称: (EN) INSTRUCTIONS FOR VECTOR UNSIGNED MULTIPLICATION AND ACCUMULATION OF UNSIGNED DOUBLEWORDS
(FR) INSTRUCTIONS POUR LA MULTIPLICATION ET L'ACCUMULATION NON SIGNÉES DE VECTEURS DE MOTS DOUBLES NON SIGNÉS
要約:
(EN) Disclosed embodiments relate to executing a vector unsigned multiplication and accumulation instruction. In one example, a processor includes fetch circuitry to fetch a vector unsigned multiplication and accumulation instruction having fields for an opcode, first and second source identifiers, a destination identifier, and an immediate, wherein the identified sources and destination are same-sized registers, decode circuitry to decode the fetched instruction, and execution circuitry to execute the decoded instruction, on each corresponding pair of first and second quadwords of the identified first and second sources, to: generate a sum of products of two doublewords of the first quadword and either two lower words or two upper words of the second quadword, based on the immediate, zero-extend the sum to a quadword-sized sum, and accumulate the quadword-sized sum with a previous value of a destination quadword in a same relative register position as the first and second quadwords.
(FR) Des modes de réalisation de l'invention concernent l'exécution d'une instruction de multiplication et d'accumulation non signée de vecteurs. Dans un exemple, un processeur comprend un ensemble circuit d'extraction pour extraire une instruction de multiplication et d'accumulation non signées de vecteurs ayant des champs pour un code d'opération, des premier et second identifiants de source, un identifiant de destination, et une instruction immédiate, les sources et la destination identifiées étant des registres de taille identique, un ensemble circuit de décodage pour décoder l'instruction extraite, et un ensemble circuit d'exécution pour exécuter l'instruction décodée, sur chaque paire correspondante de premier et second mots quadruples des première et seconde sources identifiées, pour : générer une somme de produits de deux mots doubles du premier mot quadruple et soit deux mots inférieurs, soit deux mots supérieurs du second mot quadruple, sur la base de la somme immédiate, étendre par zéro la somme à une somme de taille de mots quadruples, et accumuler la somme de la taille de mots quadruples avec une valeur précédente d'un mot quadruple de destination dans une même position de registre relative que les premier et second mots quadruples.
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 英語 (EN)
国際出願言語: 英語 (EN)