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1. (WO2019048967) 半導体装置、記憶装置、及び電子機器
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国際公開番号: WO/2019/048967 国際出願番号: PCT/IB2018/056412
国際公開日: 14.03.2019 国際出願日: 24.08.2018
IPC:
H01L 21/8242 (2006.01) ,G11C 5/02 (2006.01) ,G11C 11/4097 (2006.01) ,H01L 21/336 (2006.01) ,H01L 27/108 (2006.01) ,H01L 27/1156 (2017.01) ,H01L 29/786 (2006.01) ,H01L 29/788 (2006.01) ,H01L 29/792 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
8232
電界効果技術
8234
MIS技術
8239
メモリ構造
8242
ダイナミックランダムアクセスメモリ構造(DRAM)
G 物理学
11
情報記憶
C
静的記憶
5
11/00に分類される記憶装置の細部
02
記憶素子の配置,例.マトリックス配列におけるもの
G 物理学
11
情報記憶
C
静的記憶
11
特定の電気的または磁気的記憶素子の使用によって特徴づけられたデジタル記憶装置;そのための記憶素子
21
電気的素子を用いるもの
34
半導体装置を用いるもの
40
トランジスタを用いるもの
401
リフレッシングまたは電荷再生,すなわちダイナミック・セル
4063
周辺回路,例.アドレス用,デコード用,駆動用,書込み用,検出用,または同期用
407
電界効果型のメモリ・セル用の周辺回路,例.アドレシング,復号化,駆動,書込み,検知または同期用
409
読出し-書込み(R-W)回路
4097
ビット・ライン構成,例.ビット・ライン配置,折り返しビット・ライン
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
10
複数の個々の構成部品を反復した形で含むもの
105
電界効果構成部品を含むもの
108
ダイナミックランダムアクセスメモリ構造
[IPC code unknown for H01L 27/1156]
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
786
薄膜トランジスタ
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
788
浮遊ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
792
電荷トラッピングゲート絶縁体,例.MNOSメモリトランジスタ,を有するもの
出願人:
株式会社半導体エネルギー研究所 SEMICONDUCTOR ENERGY LABORATORY CO., LTD. [JP/JP]; 神奈川県厚木市長谷398 398, Hase, Atsugi-shi, Kanagawa 2430036, JP
発明者:
大貫達也 ONUKI, Tatsuya; JP
松嵜隆徳 MATSUZAKI, Takanori; JP
加藤清 KATO, Kiyoshi; JP
山崎舜平 YAMAZAKI, Shunpei; JP
優先権情報:
2017-17081406.09.2017JP
2018-03461028.02.2018JP
発明の名称: (EN) SEMICONDUCTOR DEVICE, STORAGE DEVICE, AND ELECTRONIC EQUIPMENT
(FR) DISPOSITIF À SEMI-CONDUCTEUR, DISPOSITIF DE STOCKAGE ET ÉQUIPEMENT ÉLECTRONIQUE
(JA) 半導体装置、記憶装置、及び電子機器
要約:
(EN) Provided is a storage device in which the parasitic capacitance of a bit line has been reduced. The storage device comprises a sense amplifier that is electrically connected to a bit line, and a memory cell array that is layered upon the sense amplifier. The memory cell array comprises a plurality of memory cells. Each of the memory cells is electrically connected to the bit line. A bit line routing part is not provided within the memory cell array. Therefore, the bit line can be shortened, and the parasitic capacitance of the bit line is reduced.
(FR) L'invention concerne un dispositif de stockage dans lequel la capacité parasite d'une ligne de bits a été réduite. Le dispositif de stockage comprend un amplificateur de détection qui est électroconnecté à une ligne de bits, et un réseau de cellules de mémoire qui est stratifié sur l'amplificateur de détection. Le réseau de cellules de mémoire comprend une pluralité de cellules de mémoire. Chacune des cellules de mémoire est électroconnectée à la ligne de bits. Une partie de routage de ligne de bits n'est pas disposée à l'intérieur du réseau de cellules de mémoire. Par conséquent, la ligne de bits peut être raccourcie, et la capacité parasite de la ligne de bits est réduite.
(JA) 要約書 ビット線寄生容量が低減された記憶装置を提供する。 記憶装置は、 ビット線に電気的に接続されているセンスアンプと、 センスアンプ上に積層されている メモリセルアレイとを有する。メモリセルアレイは複数のメモリセルを有する。複数のメモリセルは、 それぞれ、 ビット線に電気的に接続されている。 メモリセルアレイ内には、 ビット線の引き回し部分 が設けられていない。そのため、ビット線を短くでき、ビット線寄生容量が低減される。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)