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1. (WO2019045277) LIGHT EMITTING DEVICE FOR PIXEL AND LED DISPLAY DEVICE
Document

명세서

발명의 명칭

기술분야

1  

배경기술

2   3   4   5  

발명의 상세한 설명

기술적 과제

6   7  

과제 해결 수단

8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25   26   27   28   29   30   31   32   33   34   35  

발명의 효과

36   37   38   39   40   41   42  

도면의 간단한 설명

43   44   45   46   47   48   49   50   51   52   53   54   55   56   57   58   59   60   61   62   63   64   65   66   67   68   69   70  

발명의 실시를 위한 형태

71   72   73   74   75   76   77   78   79   80   81   82   83   84   85   86   87   88   89   90   91   92   93   94   95   96   97   98   99   100   101   102   103   104   105   106   107   108   109   110   111   112   113   114   115   116   117   118   119   120   121   122   123   124   125   126   127   128   129   130   131   132   133   134   135   136   137   138   139   140   141   142   143   144   145   146   147   148   149   150   151   152   153   154   155   156   157   158   159   160   161   162   163   164   165   166   167   168   169   170   171   172   173   174   175   176   177   178   179   180   181   182   183   184   185   186   187   188   189   190   191   192   193   194   195   196   197   198   199   200   201   202   203   204   205   206   207   208   209   210   211   212   213   214   215   216   217   218   219   220   221   222   223   224   225   226   227   228   229   230   231   232   233   234   235   236   237   238   239   240   241   242   243  

청구범위

1   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25  

도면

1a   1b   2   3   4   5   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   22   23   24   25   26   27   28   29   30   31   32   33   34   35   36   37   38   39   40   41  

명세서

발명의 명칭 : 픽셀용 발광소자 및 엘이디 디스플레이 장치

기술분야

[1]
본 발명은 작은 크기를 갖는 R, G, B 버티컬 엘이디 칩들이 작은 영역 안에 작은 간격으로 배치될 수 있어, 디스플레이용 픽셀로 유리하게 이용될 수 있는 픽셀용 발광소자와, 마운트 기판과 광 투과판 사이에 다수의 픽셀 유닛이 어레이되고, 각 픽셀 유닛은 광 투과판에 형성된 광 투과 전극 패턴과 기판에 형성된 제1, 제2, 제3 및 제4 전극패드에 의해 개별 구동되는 제1, 제2, 제3 및 제4 버티컬 엘이디 칩을 포함하는 엘이디 디스플레이 장치에 관한 것이다.

배경기술

[2]
통상적인 풀-컬러 엘이디 디스플레이 장치에 있어서, 각 픽셀은 적색 엘이디, 녹색 엘이디 및 청색 엘이디로 구성된다. 근래 들어서는, 적색 엘이디, 녹색 엘이디, 청색 엘이디 및 백색 엘이디로 각 픽셀을 구성하는 엘이디 디스플레이 장치도 제안된 바 있다.
[3]
엘이디 디스플레이 장치 제작을 위해 RGB를 구현하기 위한 기술로 패키지 온 모듈 기술과 칩온 모듈 기술이 있다. 패키지 온 모듈 기술은, 청색 엘이디 패키지, 녹색 엘이디 패키지 및 적색 엘이디 패키지를 모듈화하여 이를 엘이디 디스플레이 장치에 적용하는 것으로서, 작은 크기의 디스플레이 장치에 이용되기 어렵고 디스플레이 장치의 해상도를 높이는데 어려움이 있다. 칩온 모듈 기술은 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩을 패키지에 넣지 않고 직접 기판에 실장하여 모듈을 구성하는 기술로서, 패키지 온 모듈 기술에 비해 상대적으로 작은 크기로 구현 가능하여 디스플레이 장치의 해상도 및 색 재현성을 향상시키는데 유리하다.
[4]
그러나, 종래에는 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩으로 이용되는 엘이디 칩 구조가 상부 또는 하부에 모두 전극이 필요한 래터럴 칩(lateral chip) 구조이거나 플립 칩(flip chip) 구조이어서, 소형화에 여전히 한계가 있다. 특히, 래터럴 칩 구조를 포함하는 엘이디 칩을 이용하는 경우, 본딩 와이어가 추가로 더 필요하다는 단점이 있다.
[5]
따라서, 당해 기술 분야에는 작은 크기를 갖는 R, G, B 버티컬 엘이디 칩들이 보다 작은 영역 안에 보다 작은 간격으로 배치되도록 하는 기술이 요구된다.

발명의 상세한 설명

기술적 과제

[6]
본 발명이 해결하고자 하는 하나의 과제는, 복수의 버티컬 엘이디 칩을 작은 영역 안에 작은 간격으로 배치하여 디스플레이 장치의 픽셀 용으로 유리하게 이용될 수 있는 발광소자를 제공하는 것이다.
[7]
본 발명이 해결하고자 하는 다른 과제는, 본 발명이 해결하고자 하는 과제는, 픽셀 유닛을 구성하는 엘이디 칩들이 보다 작은 영역 안에 보다 작은 간격으로 배치될 수 있도록, 마운트 기판과 광 투과판 사이에 다수의 픽셀 유닛이 어레이되고, 각 픽셀 유닛은 광 투과판에 형성된 광 투과 전극 패턴과 기판에 형성된 제1, 제2, 제3 및 제4 전극패드에 의해 개별 구동되는 제1, 제2, 제3 및 제4 버티컬 엘이디 칩을 포함하는 엘이디 디스플레이 장치를 제공하는 것이다.

과제 해결 수단

[8]
본 발명의 일측면에 따른 픽셀용 발광소자는, 제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드가 형성된 마운트 기판; 하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제1 버티컬 엘이디 칩; 하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제2 버티컬 엘이디 칩; 하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제3 버티컬 엘이디 칩; 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 전기적으로 연결되는 도전성 광 투과판; 및 상기 도전성 광 투과판과 상기 제4 전극패드를 연결하는 전도체를 포함하며, 상기 제 1 전극패드, 상기 제 2 전극패드 및 상기 제 3 전극패드 각각을 통해 또는 상기 제4 전극패드를 통해, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 각각으로 개별 구동 전원이 인가된다.
[9]
이때, 상기 제4 전극패드는 상기 개별 구동 전원의 공통 입력단이거나 또는 공통 출력단일 수 있다. 이때, 상기 전도체가 상기 제4 전극패드와 직접 연결되므로, 상기 제4 전극패드가 상기 개별 구동 전원의 공통 입력단인 경우, 상기 전도체도 상기 개별 구동 전원의 공통 입력단이 되고, 상기 제4 전극패드가 상기 개별 구동 전원의 공통 출력단이 경우, 상기 전도체도 상기 개별 구동 전원의 공통 출력단이 된다.
[10]
다시 말해, 상기 제1 전극패드, 상기 제2 전극패드 및 상기 제3 전극패드가 개별 입력단인 경우, 상기 제4 전극패드(또는, 상기 제4 전극패드와 연결된 전도체)는 공통 출력단이 되고, 상기 제1 전극패드, 상기 제2 전극패드 및 상기 제3 전극패드가 개별 출력단인 경우, 상기 제4 전극패드(또는, 상기 제4 전극패드와 연결된 전도체)는 공통 입력단이 된다.
[11]
더 나아가, 상기 제1, 2, 3 전극패드 측에 스위칭 제어부가 형성되어 있어, 상기 제1, 2, 3 전극패드가 출력단일 경우 스위칭 제어부가 출력 측에서 제어를 하고, 상기 제1, 2, 3 전극패드가 입력단일 경우 스위칭 제어부가 입력 측에서 제어를 하여, RGB 칩들, 즉, 제1 버티컬 엘이디 칩, 제2 버티컬 엘이디 칩 및 제3 버티컬 엘이디 칩이 각각 개별 제어될 수 있다.
[12]
여기에서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 조합은 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 모두를 포함하는 조합, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 중 어느 두 버티컬 엘이디 칩을 포함하는 조합, 그리고, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 중 하나의 버티컬 엘이디 칩을 포함하는 조합을 모두 포함하는 것으로 정의한다.
[13]
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩은 각각 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩일 수 있다.
[14]
일 실시예에 따라, 상기 도전성 광 투과판은 ITO(Indium Tin Oxide)를 포함할 수 있다.
[15]
일 실시예에 따라, 상기 도전성 광 투과판은 광 투과판 모재와 상기 광 투과판 모재에 형성된 ITO(Indium Tin Oxide) 패턴을 포함할 수 있다.
[16]
일 실시예에 따라, 상기 발광소자는 상기 마운트 기판과 상기 도전성 광 투과판 사이에 채워지는 전기 절연성 언더필을 더 포함할 수 있다.
[17]
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 하부는 서로 반대되는 전기 극성을 갖는다.
[18]
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 각각은 상기 하부와 상기 상부 사이에 n형 반도체층, 활성층 및 p형 반도체층을 포함한다.
[19]
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 중 적어도 하나는 반도체층 성장 기판이 제거된 면을 상부에 포함한다.
[20]
일 실시예에 따라, 상기 발광소자는, 상기 도전성 광 투과판의 하부에 배치되며, 상기 제1 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 상기 제2 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 및 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체 사이에 배치되는, 저항소자들을 더 포함한다.
[21]
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩과 상기 제2 버티컬 엘이디 칩 사이의 간격은 상기 제2 버티컬 엘이칩과 상기 제 3 버티컬 엘이디 칩 사이의 간격과 같은 것이 바람직하다.
[22]
본 발명의 일측면에 따른 픽셀용 발광소자 제조방법은 다수의 패드 그룹을 포함하고, 패드 그룹 각각이 제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드를 포함하는 마운트 기판을 준비하는 단계; 하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 다수의 제1 버티컬 엘이디 칩을 실장하는 단계; 하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 다수의 제2 버티컬 엘이디 칩을 실장하는 단계; 하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 다수의 제3 버티컬 엘이디 칩을 실장하는 단계; 다수의 전도체 각각을 상기 제4 전극패드와 연결되도록 상기 마운트 기판에 설치하는 단계; 도전성 광 투과판을 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩, 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체의 상면에 부착시켜 패널을 제작하는 단계; 및 상기 패널을 패드 그룹 단위로 절단하는 단계를 포함한다.
[23]
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩을 실장하는 단계는, 사파이어 기판과 사파이어 기판면에 형성된 다수의 제1 버티컬 엘이디 칩을 포함하는 제1 웨이퍼를 준비하는 단계와, 상기 다수의 제1 버티컬 엘이디 칩 각각의 하부를 상기 다수의 제1 전극패드에 본딩하는 단계와, 상기 다수의 제1 버티컬 엘이디 칩으로부터 상기 사파이어 기판을 제거하는 단계를 포함한다.
[24]
일 실시예에 따라, 상기 제2 버티컬 엘이디 칩을 실장하는 단계는, 사파이어 기판과 사파이어 기판면에 형성된 다수의 제2 버티컬 엘이디 칩을 포함하는 제2 웨이퍼를 준비하는 단계와, 상기 다수의 하부 전극을 상기 다수의 제2 전극패드에 본딩하는 단계와, 상기 다수의 제2 버티컬 엘이디 칩으로부터 상기 사파이어 기판을 제거하는 단계를 포함한다.
[25]
본 발명의 또 다른 측면에 따른 엘이디 디스플레이 장치는, 다수의 패드 그룹이 행렬 배열로 어레이되고, 패드 그룹 각각이 제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드를 포함하는 마운트 기판; 상기 마운트 기판의 상부에 이격되어 위치하고, 행렬 배열된 다수의 전극 패턴이 형성된 광 투과판; 및 상기 마운트 기판과 상기 광 투과판 사이에 위치하며, 행렬 배열로 어레이된 다수의 픽셀 유닛을 포함하며, 상기 다수의 픽셀 유닛 각각은, 하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제1 버티컬 엘이디 칩과, 하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제2 버티컬 엘이디 칩과, 하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제3 버티컬 엘이디 칩과, 하부가 상기 제4 전극패드와 연결되도록 상기 마운트 기판에 제공되는 전도체를 포함하며, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체의 상부는 공통적으로 상기 다수의 전극 패턴 중 하나의 전극 패턴에 공통적으로 연결되며, 상기 픽셀 유닛으로부터 나온 광의 색이 변화되도록, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩이 개별 제어된다.
[26]
일 실시예에 따라, 상기 다수의 전극 패턴은 광 투과성을 갖는다.
[27]
일 실시예에 따라, 상기 다수의 전극 패턴은 광 투과판 모재의 일면에 형성된 ITO(Indium Tin Oxide)로 이루어진다.
[28]
일 실시예에 따라, 상기 마운트 기판은 TFT 기판인 것이 선호된다.
[29]
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩은 각각 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩일 수 있다.
[30]
일 실시예에 따라, 상기 엘이디 디스플레이 장치는 상기 마운트 기판과 상기 광 투과판 사이에 채워지는 전기 절연성 언더필을 더 포함한다.
[31]
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 하부는 서로 반대되는 전기 극성을 갖는다.
[32]
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 각각은 상기 하부와 상기 상부 사이에 n형 반도체층, 활성층 및 p형 반도체층을 포함한다.
[33]
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 중 적어도 하나는 반도체층 성장 기판이 제거된 면을 상부에 포함한다.
[34]
일 실시예에 따라, 상기 엘이디 디스플레이 장치는 상기 광 투과판의 하부에 배치되며, 상기 제1 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 상기 제2 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 및 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체 사이에 배치되는, 저항 소자들을 더 포함한다.
[35]
일 실시예에 따라, 상기 픽셀 유닛 각각의 내에서 상기 제1 버티컬 엘이디 칩과 상기 제2 버티컬 엘이디 칩 사이의 간격은 상기 제2 버티컬 엘이칩과 상기 제 3 버티컬 엘이디 칩 사이의 간격과 같은 것이 바람직하다.

발명의 효과

[36]
본 개시에 따르면, 복수의 버티컬 엘이디 칩을 작은 영역 안에 작은 간격으로 배치하여 디스플레이 장치의 픽셀 용으로 유리하게 이용될 수 있는 발광소자가 구현된다. ITO 유리와 같은 도전성 광 투과판을 전도체를 이용하여 마운트 기판 상의 특정 전극패드에 연결하여 공통 전극패드로 이용할 수 있다. 이는 발광소자의 소형화를 가능하게 한다. 또한, 마운트 기판의 회로 라인의 일부를 생략하는 것을 가능하게 한다. 또한 마운트 기판 광 투과판 사이에 언더 필 공정을 통해 형성된 전기 절연성 언더필은 열팽창 계수 차이로 인한 칩 본딩 불량을 개선하다. 또한, 본 발명에 따른 발광소자는 기존 제품 대비 와이어 본딩 시간 단축에 따른 공정 시간 소요 감소와 훨씬 작은 사이즈로 제작될 수 있다는 장점을 갖는다.
[37]
본 개시에 따르면, 마운트 기판과 광 투과판 사이에 다수의 픽셀 유닛이 어레이되고, 각 픽셀 유닛은 광 투과판에 형성된 광 투과 전극 패턴과 기판에 형성된 제1, 제2, 제3 및 제4 전극패드에 의해 개별 구동되는 제1, 제2, 제3 및 제4 버티컬 엘이디 칩을 포함하는 엘이디 디스플레이 장치를 제공되며, 이 엘이디 디스플레이 장치는 다수의 픽셀 유닛 각각을 구성하는 버티컬 엘이디 칩들이 보다 작은 영역 안에 보다 간격으로 배치될 수 있다. 따라서, 엘이디 디스플레이 장치의 소형화가 가능하다. 또한, 마운트 기판의 회로 라인의 일부를 생략하는 것이 가능하다. 또한 마운트 기판 광 투과판 사이에 언더 필 공정을 통해 형성된 전기 절연성 언더필은 열팽창 계수 차이로 인한 칩 본딩 불량을 개선한다. 또한, 본 발명에 따른 발광소자는 기존 제품 대비 와이어 본딩 시간 단축에 따른 공정 시간 소요 감소와 훨씬 작은 사이즈로 제작될 수 있다는 장점을 갖는다.
[38]
수 내지 수백 마이크로미터 크기의 버티컬 엘이디 칩들의 상부에서 이들 버티컬 엘이디 칩들과 공통 전극을 기존의 본딩와이어로 연결하는 것은 실질적으로 불가능하며, 가능하다 하더라고, 본딩와이어가 갖는 일정 이상의 선 두께로 인해, 버티컬 엘이디 칩의 상부 광 방출면이 본딩와이어에 의해 가려, 발광 효율이 크게 떨어질 수 밖에 없다. 그러나, 본 개시에 따르면, 본 발명의 또 다른 측면에 따르면, 본딩와이어 없이버티컬 엘이디 칩드롸 공통 전극을 전기적으로 연결할 수 있다.
[39]
또한, 본 개시에 따르면, 파장이 다른 복수의 버티컬 엘이디 칩과 공통 전극과 지지층을 먼저 형성하고 그 위에 패턴홀이 형성된 마스크를 형성한 후 패텬홀을 통해 금속을 증착하여 패턴 배선층을 형성하는 방식으로 대량 생산이 가능하다. 또한, 정밀하고 미세하게 패턴 배선층을 형성할 수 있으며, 버티컬 엘이디 칩들의 크기를 더욱 더 줄이는 것이 가능하다. 이는, 본 발명에 따른 마이크로 엘이디 모듈이 디스플레이 장치에 적용될 때, 디스플레이 장치의 영상 품질을 높이는데 크게 기여할 수 있다.
[40]
또한, 본 개시에 따르면, 제1 수직형 엘이디 칩, 제2 수직형 엘이디 칩 및 제3 수직형 엘이디 칩이 하부의 개별 전극들과 상부의 개별 전극들과 연결된 공통 전극부에 의해 개별 구동가능하게 구성될 수 있으며, 이때, 공통 전극부는 배선 패턴층과 연결되거나 또는 배선 패턴층 자체일 수 있다. 공통 전극부가 배선 패턴층 자체인 경우에는, 픽셀 유닛의 평면 점유 면적을 더욱 감소시킬 수 있다는 장점을 제공한다. 또한, 이 경우, 제1, 제2 및 제3 수직형 엘이디 칩의 상부 또는 상부 전극들을 연결하기 위한 공통 전극부가 ITO나 도선성 패턴을 갖는 광 투과판이 아닌 배선패턴층이므로 제1, 제2 및 제3 수직형 엘이디 칩의 상부를 공통 전극부로 연결함에 있어서 제1, 제2 및 제3 수직형 엘이디 칩의 기울어짐이나 틸트를 방지할 수 있다.
[41]
또한, 본 개시에 따르면, TSV(Through Silicone Via) 또는 TGV(Through Glass Via) 공법 또는 그와 유사한 공법을 적용한 증착에 의해 제1, 제2, 제3 버티컬 엘이디 칩의 상단면에 배선 패턴층을 형성할 수 있고, 이를 통해, 배선 패턴층이 마이크로미터 단위의 버티컬 엘이디들의 상부 전극들을 정밀하게 연결할 수 있다. 통상 마이크로미터 단위의 버티컬 엘이디 칩들을 포함하는 패키지 구조의 엘이디 픽셀 유닛을 PCB에 바로 연결시 RGB 전체 병렬로 구동되어 VF 편차 및 전류 구동의 편차가 생기지만, 본 개시에 따라 제작된 엘이디 픽셀 유닛은 개별 전류 구동 제어가 가능하다.
[42]
또한, 본 개시에 따르면, 마이크로미터 단위의 버티컬 엘이디 칩들을 범프볼들로 접속부들이 형성된 지지 기판에 접합한 후, 그 접속부들과 마운트 기판의 배선부들을 각각 솔더로 연결하므로, 제작시에 리멜팅이 발생 문제를 보완할 수 있다. 버티컬 엘이디 칩들의 상면은 수 마이크로미터 단위의 배선 연결을 위한 증착 포이트가 취약하여 운반시 증착 부분이 손상되거나 분리될 수 있는데, 본 개시에 따르면, 엘이디 픽셀 유닛 내 버티컬 엘이디 칩들을 모두 지지하는 지지층 상에 증착된 배선 패턴층이 적용되므로, 버티컬 엘이디 칩들 사이의 원치 않는 움직임을 막을 수 있어, 배선 패턴층의 손상을 막을 수 있다.

도면의 간단한 설명

[43]
도 1a는 실시예 A-1에 따른 픽셀용 발광소자를 도시한 사시도이고,
[44]
도 1b는 실시예 A-1에 따른 픽셀용 발광소자를 도시한 평면도이고,
[45]
도 2는 실시예 A-1에 따른 픽셀용 발광소자를 도시한 분해사시도이고,
[46]
도 3은 도 1b의 I-I를 따라 취해진 단면도이고,
[47]
도 4 내지 도 11은 실시예 A-1에 따른 픽셀용 발광소자 제조방법을 설명하기 위한 도면들이고,
[48]
도 12는 실시예 A-2에 따른 픽셀용 발광소자로서, 도전성 광 투과판의 하부에 배치되며, 제1 버티컬 엘이디 칩의 상부와 전도체 사이, 제2 버티컬 엘이디 칩의 상부와 전도체 사이, 및 제3 버티컬 엘이디 칩의 상부와 전도체 사이에 배치되는, 저항소자들을 더 포함하는 구조의 발광소자를 설명하기 위한 도면이고,
[49]
도 13은 실시예 A-3에 따른 엘이디 디스플레이 장치를 도시한 평면도이고,
[50]
도 14는 실시예 A-3에 따른 엘이디 디스플레이 장치를 부분적으로 도시한 부분 확대 사시도이고,
[51]
도 15는 도 14에 도시된 엘이디 디스플레이 장치의 분해 사시도이고,
[52]
도 16은 도 13의 A-A를 따라 취해진 단면도이고,
[53]
도 17은 실시예 A-4에 따른 엘이디 디스플레이 장치로서, 광 투과판의 하부에 배치되며, 제1 버티컬 엘이디 칩의 상부와 전도체 사이, 제2 버티컬 엘이디 칩의 상부와 전도체 사이, 및 제3 버티컬 엘이디 칩의 상부와 전도체 사이에 배치되는, 저항소자들을 더 포함하는 구조의 엘이디 디스플레이 장치를 설명하기 위한 도면이고,
[54]
도 18은 실시예 B-1에 따라 행렬 배열된 다수의 픽셀 유닛을 포함하는 마이크로 엘이디 모듈을 도시한 평면도이고,
[55]
도 19 도 18에 도시된 픽셀 유닛을 확대하여 도시한 평면도이고,
[56]
도 20 도 19의 a-a 단면, b-b 단면 및 c-c 단면을 도시한 도면들이고,
[57]
도 21 및 도 22는 실시예 B-2 및 B-3에 따른 마이크로 엘이디 모듈들을 설명하기 위한 도면들이고,
[58]
도 23 내지 도 29는 실시예 B-4에 따른 마이크로 엘이디 모듈 제조방법을 설명하기 위한 도면들이고,
[59]
도 30은 실시예 C-1에 따른 마이크로 엘이디 모듈을 도시한 평면도이고,
[60]
도 31은 도 30 A-A 단면, B-B 단면, C-C 단면을 도시한 단면도들이고,
[61]
도 32는 실시예 C-2에 따른 마이크로 엘이디 모듈을 도시한 단면도이고,
[62]
도 33은 실시예 C-2에 따른 마이크로 엘이디 모듈을 도시한 평면도이고,
[63]
도 34는 실시예 C-3에 따른 마이크로 엘이디 모듈을 도시한 단면도이고,
[64]
도 35는 실시예 C-3에 따른 마이크로 엘이디 모듈을 도시한 평면도이고,
[65]
도 36은 실시예 C-4에 따른 마이크로 엘이디 모듈을 도시한 단면도이고,
[66]
도 37은, 실시예 D에 따른 엘이디 디스플레이 패널을 설명하기 위한 단면도로서, 도시의 편의를 위해 버티컬 엘이디 칩들과 공통 전극이 일렬로 나란한 상태가 되도록 도시한 도면이고,
[67]
도 38은 실시예 D-1에 따른 엘이디 디스플레이 패널의 일 실시예를 설명하기 위한 평면도이고,
[68]
도 39는 실시예 D-1에 따른 엘이디 픽셀 유닛을 설명하기 위한 평면도이고,
[69]
도 40은 실시예 D-2에 따른 엘이디 픽셀 유닛을 설명하기 위한 평면도이고,
[70]
도 41은 실시예 D-3에 따른 엘이디 필셀 유닛을 설명하기 위한 평면도이다.

발명의 실시를 위한 형태

[71]
[실시예 A]
[72]
<실시예 A-1>
[73]
도 1a, 도 1b, 도 2 및 도 3을 참조하면, 실시예 A-1에 따른 픽셀용 발광소자(1)는 마운트 기판(100)과, 제1 버티컬 엘이디 칩(200)과, 제2 버티컬 엘이디 칩(300)과, 제3 버티컬 엘이디 칩(400)과, 도전성 광 투과판(500)을 포함한다.
[74]
상기 마운트 기판(100)은 대략 사각형으로 형성되며, 그 상면에는 대략 사각형의 배열로 제1 전극패드(110), 제2 전극패드(120), 제3 전극패드(130) 및 제4 전극패드(140)가 형성된다. 상기 마운트 기판(100)은 PCB(Printed Circuit Board)일 수 있다.
[75]
상기 도전성 광 투과판(500)은 상기 마운트 기판(100)과 일정 간격 이격된 채 상기 마운트 기판(100)의 상부에 위치한다. 상기 도전성 광 투과판(500)은 유리와 같은 광 투과 판에 ITO(Indium Tin Oxide)와 같은 도전성 재료가 코팅되어 형성될 수 있다. ITO는 광 투과판의 일면 전체 영역에 형성될 수 있고 일정 패턴으로 형성될 수도 있다.
[76]
상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)은 상기 마운트 기판(100)과 상기 도전성 광 투과판(500) 사이에 샌드위치식으로 개재된다. 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)은, 상부면 또는 하부면에 반대 극성의 반도체층을 모두 노출시키기 위한 구조, 예컨대 단차 구조가 필요하여 상부면 또는 하부면 면적을 줄이는데 제한적이었던 래터럴형 또는 플립칩형 엘이디 칩과 달리, 상부면과 하부면에 각각 하나씩의 전극만이 필요하므로, 면적을 작게 하는데 제한이 거의 없고, 따라서, 기존 칩 스케일에 상응하는 면적 내에 통합적으로 들어갈 수 있다
[77]
상기 제1 버티컬 엘이디 칩(200)은, 청색광을 발하는 질화갈륨 계열 반도체 칩으로서, 상부 전극(250)과 하부 전극(210)을 포함한다. 또한, 상기 제1 버티컬 엘이디 칩(200)은 상기 상부 전극(250)과 상기 하부 전극(210) 사이에 상기 하부 전극(210)으로부터 상기 상부 전극(250)을 향해 차례로 형성된 p형 반도체층(220), 활성층(230) 및 n형 반도체층(240)을 포함한다.
[78]
상기 제2 버티컬 엘이디 칩(300)은, 녹색광을 발하는 질화갈륨 계열 반도체 칩으로서, 상부 전극(350)과 하부 전극(310)을 포함한다. 또한, 상기 제2 버티컬 엘이디 칩(300)은 상기 상부 전극(350)과 상기 하부 전극(310) 사이에 상기 하부 전극(310)으로부터 상기 상부 전극(350)을 향해 차례로 형성된 p형 반도체층(320), 활성층(330) 및 n형 반도체층(340)을 포함한다.
[79]
상기 제3 버티컬 엘이디 칩(400)은, 적색광을 발하는 갈륨 아세나이드 계열 반도체 칩으로서, 상부 전극(450)과 하부 전극(410)을 포함한다. 또한, 상기 제3 버티컬 엘이디 칩(400)은 상기 상부 전극(450)과 상기 하부 전극(410) 사이에 상기 하부 전극(410)으로부터 상기 상부 전극(450)을 향해 차례로 형성된 p형 반도체층(420), 활성층(430) 및 n형 반도체층(440)을 포함한다.
[80]
상기 상부 전극들(250, 350, 450)은 ITO와 같은 투명 전극을 이용할 수 있고, 상기 상부 하부 전극들(210, 310, 410)은 금속 전극을 이용할 수 있다. 또한, 상기 상부 전극들(250, 350, 450)들 및/또는 상기 상부 하부 전극들(210, 310, 410)이 생략될 수 있으며, 이 경우, 반도체층 또는 오믹 접촉층이 해당 엘이디 칩의 상부 및/또는 하부가 된다.
[81]
본 실시예에 있어서, 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각의 하부 전극(210, 310, 410)은 p형 반도체층(220, 320, 420)과 연결되어 p형 극성을 가지며, 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각의 상부 전극(250, 350, 450)은 n형 반도체층(240, 340, 440)과 연결되어 n형 극성을 갖는다.
[82]
한편, 상기 제1 버티컬 엘이디 칩(200)은, 하부 전극(210)이 상기 제1 전극패드(110)와 연결되도록, 상기 마운트 기판(100)에 실장된다. 또한, 상기 제2 버티컬 엘이디 칩(300)은, 하부 전극(310)이 상기 제2 전극패드(120)와 연결되도록, 상기 마운트 기판(100)에 실장된다. 또한, 상기 제3 버티컬 엘이디 칩(400)은, 하부 전극(410)이 상기 제3 전극패드(130)와 연결되도록, 상기 마운트 기판(100)에 실장된다. 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(200) 및 제3 버티컬 엘이디 칩(400)의 제 전극패드(110), 제 전극패드(120) 및 제3 전극패드(130) 각각에 부착하기 위해 전도성 접착물질(b)이 이용된다.
[83]
또한, 상기 픽셀용 발광소자(1)는 하단이 상기 제4 전극패드(140)와 연결되도록 상기 마운트 기판(100) 상에 세워져 형성된 강성 전도체(600)를 포함한다. 강성 전도체(600)과 제4 전극패드(140) 사이의 접착에도 전도성 접착물질(b)이 이용된다.
[84]
또한, 상기 도전성 광 투과판(500)은, 상기 제1 버티컬 엘이디 칩(200)의 상부 전극(250), 상기 제2 버티컬 엘이디 칩(30)의 상부 전극(350), 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(450), 그리고 상기 전도체(600)의 상단과 연결되도록, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)의 상부 및 상기 전도체(600)의 상단에 올려져 결합된다. 상기 도전성 광 투과판(500)의 부착에도 도전성 접착 물질(b)이 이용되는 것이 바람직하다.
[85]
상기 도전성 광 투과판(500)이 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(250, 350, 450)들과 연결되고 상기 도전성 광 투과판(500)이 상기 제4 전극패드(140)와 연결되므로, 제1 전극패드(110), 제2 전극패드(120) 및 제3 전극패드(130)는, 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 구동을 위한 개별 전극패드로서 역할을 하고, 상기 제4 전극패드(140)는 공통 전극패드로서의 기능을 한다.
[86]
전술한 구성에 의해, 상기 제 1 전극패드(110), 상기 제 2 전극패드(120) 및 상기 제 3 전극패드(130) 각각을 통해 또는 상기 제4 전극패드(140)를 통해, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400) 각각으로 개별 구동 전원이 인가된다. 이때, 상기 제4 전극패드(140)는 상기 개별 구동 전원의 공통 입력단이거나 또는 공통 출력단일 수 있다. 여기에서, 상기 전도체(600)가 상기 제4 전극패드(140)와 직접 연결되므로, 상기 제4 전극패드(140)가 상기 개별 구동 전원의 공통 입력단인 경우, 상기 전도체(600)도 상기 개별 구동 전원의 공통 입력단이 되고, 상기 제4 전극패드(140)가 상기 개별 구동 전원의 공통 출력단이 경우, 상기 전도체(600)도 상기 개별 구동 전원의 공통 출력단이 된다.
[87]
다시 말해, 상기 제1 전극패드(110), 상기 제2 전극패드(120) 및 상기 제3 전극패드(130)가 개별 입력단인 경우, 상기 제4 전극패드(140) 또는 상기 제4 전극패드(140)와 연결된 전도체(600)는 공통 출력단이 되고, 상기 제1 전극패드(110), 상기 제2 전극패드(120) 및 상기 제3 전극패드(130)가 개별 출력단인 경우, 상기 제4 전극패드(140) 또는 상기 제4 전극패드(140)와 연결된 전도체(600)는 공통 입력단이 된다.
[88]
더 나아가, 상기 제1, 2, 3 전극패드(110, 120, 130) 측에 스위칭 제어부(미도시됨)가 형성되어 있어, 상기 제1, 2, 3 전극패드(110, 120, 130)가 출력단일 경우 스위칭 제어부가 출력 측에서 제어를 하고, 상기 제1, 2, 3 전극패드(110, 120, 130)가 입력단일 경우 스위칭 제어부가 입력 측에서 제어를 하여, RGB 칩들, 즉, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)이 각각 개별 제어될 수 있다.
[89]
따라서, 본 실시예에 따른 픽셀용 발광소자(1)에 있어서는, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)이 개별 제어될 수 있다. 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)이 개별 제어됨으로써, 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)의 조합으로부터 나온 광이 다양한 색으로 변화될 수 있으며, 이에 따라, 풀 컬러 디스플레이의 구현이 가능하다. 상기 발광소자(1)에서 방출되는 색균일도(uniformity)를 높이도록, 상기 제1 버티컬 엘이디 칩(200)과 상기 제2 버티컬 엘이디 칩(300) 사이의 간격과 상기 제2 버티컬 엘이디 칩(300)과 상기 제3 버티컬 엘이디 칩(400) 사이의 간격이 같은 것이 바람직하다.
[90]
또한, 상기 마운트 기판(100)과 상기 도전성 광 투과판 (500) 사이에는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 등을 외부 환경으로부터 보호하기 위한 전기 절연성 언더필(900)이 채워져 형성될 수 있다.
[91]
또한, 색변환 효율을 증가할 수 있도록 마운트 기판(100)을 블랙, 화이트, 또는 투명 재료로 형성하고, 버티컬 엘이디 칩들(200, 300, 400)의 측면에 몰딩재를 형성할 수 있다. 몰딩재료는 블랙 또는 화이트일 수 있다. 일반적인 마운트 기판의 경우 세라믹 또는 FR 4/CEM 등으로 제작되며, 이들은 블랙 계열 또는 화이트일 수 있으며, 이들은 비아(Via) 형성을 통해 전극을 형성하게 된다. 이에 반해 투명한 유리(Glass) 또는 플라스틱 수지 계열인 경우, 투명하거나 블랙 컴파운드를 혼합한 계열일 수 있고, 이들은 비아 형성을 통해 전극을 형성하거나 사이드 메탈(side metal) 증착 방식을 통해 전극을 형성하게 된다.
[92]
이제 도 4 내지 도 11을 참조하여 실시예 A-1에 따른 픽셀용 발광소자 제조방법을 설명한다. 도 4 내지 도 11에 있어서의 방위는, 도 1a, 1b 2 및 3에 있어서의 방위와 일치시키기 위한 것으로서, 제조 공정의 실제 방위나 방향과 무관함에 유의한다.
[93]
먼저 도 4를 참조하면, 일면(하부면)에 다수의 패드 그룹(G)을 포함하고, 패드 그룹(G) 각각이 제1 전극패드(110), 제2 전극패드(120), 제3 전극패드(130) 및 제4 전극패드(140)를 포함하는 마운트 기판(100)이 준비된다. 상기 마운트 기판(100)은 예컨대 PCB(Printed Circuit Board)일 수 있다. 또한, 상기 마운트 기판(100)에는 스위치 등과 같은 여러 요소들이 제공될 수 있다.
[94]
다음, 제1 버티컬 엘이디 칩, 제2 버티컬 엘이디 칩 및 제3 버티컬 엘이디 칩을 상기 마운트 기판(100) 상에 실장하는 단계가 수행된다. 본 실시예 있어서는, 제1 버티컬 엘이디 칩과 제2 버티컬 엘이디 칩이 사파이어 기판 상에서 성장된 질화갈륨계 반도체층을 포함하여 이루어진 것으로서, 이하 설명되는 바와 같이, 실장 공정 중에 사파이어 기판을 제거하는 것이 요구된다. 반면, 제3 버티컬 엘이디 칩은 임의의 성장 기판 상에서 갈륨 아세나이드 계열 반도체층을 포함하여 이루어진 것으로 실장 공정 중에 성장 기판을 제거할 수도 있지만 도전성 성장 기판을 이용하는 경우에는 필수적인 것이 아님에 유의힌다.
[95]
제1 버티컬 엘이디 칩의 실장의 초기 단계들로서, 먼저 도 5의 (a)에 도시된 것과 같이 사파이어 기판(201)과 상기 사파이어 기판(201)에 형성된 다수의 제1 버티컬 엘이디 칩(200)을 포함하는 제1 웨이퍼(W1)가 준비된다. 그리고, 상기 다수의 제1 버티컬 엘이디 칩(200) 각각에는 하부 전극(210)이 형성된다. 상기 제2 버티컬 엘이디 칩(200)은 사파이어 기판 상에서 성장된 질화갈륨 계열의 n형 반도체층, 활성층 및 p형 반도체층을 포함한다.
[96]
또한 제2 버티컬 엘이디 칩의 실장의 초기 단계들로서, 먼저 도 5의 (b)에 도시된 것과 같이 사파이어 기판(301)과 상기 사파이어 기판(301)에 형성된 다수의 제2 버티컬 엘이디 칩(300)을 포함하는 제2 웨이퍼(W2)가 준비된다. 그리고, 상기 다수의 제2 버티컬 엘이디 칩(300) 각각에는 하부 전극(310)이 형성된다. 상기 제2 버티컬 엘이디 칩(300)은 사파이어 기판 상에서 성장된 질화갈륨 계열의 n형 반도체층, 활성층 및 p형 반도체층을 포함한다.
[97]
다음 도 6에 도시된 바와 같이, 상기 다수의 하부 전극(210)과 상기 다수의 제1 전극패드(110) 사이가 본딩되도록 제1 웨이퍼(W1)를 마운트 기판(100)에 실장하는 단계와 상기 다수의 제1 버티컬 엘이디 칩(200)으로부터 상기 사파이어 기판(201)을 제거하는 단계가 차례로 수행된다. 이에 의해, 사파이어 기판(201)이 제거되고 남은 다수의 제1 버티컬 엘이디 칩(200)이 마운트 기판(100) 상에 실장된 상태로 존재하게 된다. 사파이어 기판(201)의 제거에는 LLO(Laser Lift Off) 공정이 이용되는 것이 바람직하다. 그리고, 상기 제1 웨이퍼(W1)를 마운트 기판(100)에 실장하는 단계는 전사 프린팅 공정이 이용되는 것이 바람직하다.
[98]
또한, 도 7에 도시된 바와 같이, 상기 다수의 하부 전극(310)과 상기 다수의 제2 전극패드(120) 사이가 본딩되도록 제2 웨이퍼(W2)를 마운트 기판(100)에 실장하는 단계와 상기 다수의 제2 버티컬 엘이디 칩(300)으로부터 상기 사파이어 기판(301)을 제거하는 단계가 차례로 수행된다. 이에 의해, 사파이어 기판(301)이 제거되고 남은 다수의 제2 버티컬 엘이디 칩(300)이 마운트 기판(100) 상에 실장된 상태로 존재하게 된다. 사파이어 기판(301)의 제거에는 LLO(Laser Lift Off) 공정이 이용되는 것이 바람직하다. 상기 제2 웨이퍼(W2)를 마운트 기판(100)에 실장하는 단계는 전사 프린팅 공정이 이용되는 것이 바람직하다.
[99]
위와 같이, 하부 전극(210)이 제1 전극패드(110)와 연결되도록 상기 마운트 기판(100)에 다수의 제1 버티컬 엘이디 칩(200)을 실장하고 하부 전극(310)이 상기 제2 전극패드(120)와 연결되도록 상기 마운트 기판(100)에 다수의 제2 버티컬 엘이디 칩(300)을 실장한 후에는, 도 8에 도시된 바와 같이, 하부 전극(410)이 상기 제3 전극패드(130)와 연결되도록 상기 마운트 기판(100)에 다수의 제3 버티컬 엘이디 칩(400)을 실장한다. 제3 버티컬 엘이디 칩(400)의 실장은, 제1 및 제2 버티컬 엘이디 칩의 실장 방식과 같이 유사하게 웨이퍼 상태로 실장한 후 기판을 분리할 수도 있고, 대안적으로, 웨이퍼 상태가 아닌 칩 상태로 실장항 수도 있다.
[100]
다음, 도 9에 도시된 바와 같이, 수직 방향으로 기다란 다수의 로드형 전도체(600) 각각을 상기 제4 전극패드(140)와 연결되도록 상기 마운트 기판(100)에 설치하는 단계가 수행된다. 상기 전도체(600)는, 예컨대, Cu, Au, Ag 등과 같이 전도성이 좋은 금속 또는 이를 포함하는 합금으로 이루어진 것으로서, 미리 제작하여 마운트 기판(100)에 본딩하거나 또는 마운트 기판(100)에 직접 형성할 수 있다.
[101]
다음 도 10에 도시된 바와 같이, 도전성 광 투과판(500)을 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(250, 350, 450)과 상기 전도체(600)의 상면에 올려 결합하여 패널(P)을 제작하는 단계가 수행된다. 이때, 상부 전극(250, 350, 450)은 투명전극이거나 또는 생략되는 것이 바람직하다.
[102]
상기 도전성 광 투과판(5000)은 유리 등과 같은 광 투과판의 하부면에 예컨대 ITO와 같은 투명 도전성 물질을 코팅하여 형성할 수 있다. 대안적으로, 도전성 광 투과판(500)이 광 투과성을 가지면서도 도전성을 갖는 단일 판 재료로 제작될 수도 있다. 패널(P) 제작시 도전성 광 투과판(500)과 마운트 기판(100) 사이에 절연성 언터필(900)이 채워져 형성될 수 있다.
[103]
전술한 단계들에 의해, 대면적의 도전성 광 투과판과 대면적 마운트 기판 사이에 제1 버티컬 엘이디 칩, 제2 버티컬 엘이디 칩, 제3 버티컬 엘이디 칩 및 전도체가 샌드위치식으로 개재되어 있는 하나의 패널(P)이 만들어진다.
[104]
최종적으로, 상기 패널(P)을 전술한 패드 그룹(G)의 단위로 절단하는 단계가 수행되며, 이에 의해, 도 1 내지 도 3에 도시된 것과 같은 픽셀용 발광소자(1)가 다수개 만들어진다.
[105]
<실시예 A-2>
[106]
실시예 A-2에 따르면, 백색(White color)을 구현하기 위해 도전성 광 투과판(500)의 하부에 저항소자가 더 배치될 수 있으며, 그 예가 도 12에 도시되어 있다. 도 12는 실시예 A-2에 따른 픽셀용 발광소자를 설명하기 위한 도면으로서, 도 12의 (a)에 도시된 바와 같이, 저항소자들(710, 720, 730)이 도전성 광 투과판(500; 도 1a 또는 도 2 참조)의 하부에서, 제1 버티컬 엘이디 칩(200)의 상부와 전도체(600) 사이, 제2 버티컬 엘이디 칩(300)의 상부와 전도체(600) 사이, 및 제3 버티컬 엘이디 칩(400)의 상부와 전도체(600) 사이에 배치된다. 도 12의 (b)는 (a)에 도시된 구조의 등가회로도이다. 이렇게 저항소자들(710, 720, 730)을 배치함으로써, 백색을 구현할 수 있게 된다. 더 나아가, 도전성 광 투과판(500)의 하부에 추가로 집적회로(IC)를 더 배치하여, 풀 컬러를 구현할 수 있도록 할 수 있다.
[107]
<실시예 A-3>
[108]
도 13 내지 도 16를 참조하면, 실시예 A-3에 따른 엘이디 디스플레이 장치(1000)는 직사각형을 갖는 마운트 기판(100)과, 상기 마운트 기판(100)과 대략 동일한 형상과 면적을 가지며 상기 마운트 기판(100)의 상부에 이격되어 위치하는 광 투과판(500)과, 상기 마운트 기판(100)과 상기 광 투과판(500) 사이에 위치하며 행렬 배열로 어레이된 다수의 픽셀 유닛(2)을 포함한다. 또한, 상기 다수의 픽셀 유닛(2) 각각은 제1 버티컬 엘이디 칩(200)과 제2 버티컬 엘이디 칩(300)과 제3 버티컬 엘이디 칩(400)과 전도체(600)를 포함한다.
[109]
상기 마운트 기판(100)은 상기 다수의 픽셀 유닛(2)에 상응하게 행렬 배열로 어레이된 다수의 패드 그룹(G)을 상면에 포함하며, 상기 다수의 패드 그룹(G) 각각은 대략 사각형의 배열로 상기 마운트 기판(100)의 상면에 형성된 제1 전극패드(110), 제2 전극패드(120), 제3 전극패드(130) 및 제4 전극패드(140)를 포함한다. 상기 마운트 기판(100)은 TFT(Thin Film Transistor) 기판 이거나 PCB(Printed Circuit Board)일 수 있지만, 바람직하게는, TFT 기판일 수 있다.
[110]
앞에서 언급한 바와 같이, 상기 광 투과판(500)은 상기 마운트 기판(100)과 일정 간격 이격된 채 상기 마운트 기판(100)의 상부에 위치한다. 또한, 상기 광 투과판(500)은 유리와 같은 절연성 광 투과판 모재에 ITO(Indium Tin Oxide)와 같은 도전성 재료를 코팅하여 형성한 다수의 광 투과 전극 패턴(510)을 포함한다. 상기 다수의 광 투과 전극 패턴(510)은 상기 다수의 픽셀 유닛(2)의 배열에 상응하게 또는 상기 다수의 패드 그룹(G)의 배열에 상응하게 어레이되어 있다.
[111]
상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)은 상기 마운트 기판(100)과 상기 광 투과판(500) 사이에 샌드위치 식으로 개재된다. 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)은, 상부면 또는 하부면에 반대 극성의 반도체층을 모두 노출시키기 위한 구조, 예컨대 단차 구조가 필요하여 상부면 또는 하부면 면적을 줄이는데 제한적이었던 래터럴형 또는 플립칩형 엘이디 칩과 달리, 상부면과 하부면에 각각 하나씩의 전극만이 필요하므로, 면적을 작게 하는데 제한이 거의 없고, 따라서, 기존 칩 스케일에 상응하는 면적 내에 통합적으로 들어갈 수 있다.
[112]
상기 제1 버티컬 엘이디 칩(200)은, 청색광을 발하는 질화갈륨 계열 반도체 칩으로서, 상부 전극(250)과 하부 전극(210)을 포함한다. 또한, 상기 제1 버티컬 엘이디 칩(200)은 상기 상부 전극(250)과 상기 하부 전극(210) 사이에 상기 하부 전극(210)으로부터 상기 상부 전극(250)을 향해 차례로 형성된 p형 반도체층(220), 활성층(230) 및 n형 반도체층(240)을 포함한다.
[113]
상기 제2 버티컬 엘이디 칩(300)은, 녹색광을 발하는 질화갈륨 계열 반도체 칩으로서, 상부 전극(350)과 하부 전극(310)을 포함한다. 또한, 상기 제2 버티컬 엘이디 칩(300)은 상기 상부 전극(350)과 상기 하부 전극(310) 사이에 상기 하부 전극(310)으로부터 상기 상부 전극(350)을 향해 차례로 형성된 p형 반도체층(320), 활성층(330) 및 n형 반도체층(340)을 포함한다.
[114]
상기 제3 버티컬 엘이디 칩(400)은, 적색광을 발하는 갈륨 아세나이드 계열 반도체 칩으로서, 상부 전극(450)과 하부 전극(410)을 포함한다. 또한, 상기 제3 버티컬 엘이디 칩(400)은 상기 상부 전극(450)과 상기 하부 전극(410) 사이에 상기 하부 전극(410)으로부터 상기 상부 전극(450)을 향해 차례로 형성된 p형 반도체층(420), 활성층(430) 및 n형 반도체층(440)을 포함한다.
[115]
상기 상부 전극들(250, 350, 450)은 ITO와 같은 투명 전극을 이용할 수 있고, 상기 하부 전극들(210, 310, 410)은 금속 전극을 이용할 수 있다. 또한, 상기 상부 전극들(250, 350, 450)들 및/또는 상기 상부 하부 전극들(210, 310, 410)이 생략될 수 있으며, 이 경우, 반도체층 또는 오믹 접촉층이 해당 엘이디 칩의 상부 및/또는 하부가 된다.
[116]
본 실시예에 있어서, 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각의 하부 전극(210, 310, 410)은 p형 반도체층(220, 320, 420)과 연결되어 p형 극성을 가지며, 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각의 상부 전극(250, 350, 450)은 n형 반도체층(240, 340, 440)과 연결되어 n형 극성을 갖는다.
[117]
한편, 상기 제1 버티컬 엘이디 칩(200)은, 하부 전극(210)이 상기 제1 전극패드(110)와 연결되도록, 상기 마운트 기판(100)에 실장된다. 또한, 상기 제2 버티컬 엘이디 칩(300)은, 하부 전극(310)이 상기 제2 전극패드(120)와 연결되도록, 상기 마운트 기판(100)에 실장된다. 또한, 상기 제3 버티컬 엘이디 칩(400)은, 하부 전극(410)이 상기 제3 전극패드(130)와 연결되도록, 상기 마운트 기판(100)에 실장된다. 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(200) 및 제3 버티컬 엘이디 칩(400)의 제1 전극패드(110), 제 전극패드(120) 및 제3 전극패드(130) 각각에 부착하기 위해 전도성 접착물질(b)이 이용된다.
[118]
또한, 전술한 전도체(600)은, 충분한 강성을 갖는 전도체로서, 각 패드 그룹의 제4 전극패드(140)와 연결되도록 상기 마운트 기판(100) 상에 세워져 형성된다. 강성 전도체(600)와 제4 전극패드(140) 사이의 접착에도 전도성 접착물질(b)이 이용된다.
[119]
앞에서 언급한 바와 같이, 상기 광 투과판(500)은 이격된 상태로 행렬 배열된 다수의 광 투과 전극 패턴(510; 2개만 도시함)을 포함한다. 그리고, 해당 픽셀 유닛(2)의 상기 제1 버티컬 엘이디 칩(200)의 상부 전극(250), 상기 제2 버티컬 엘이디 칩(303)의 상부 전극(350), 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(450), 그리고 상기 전도체(600)의 상단이 해당 광 투과 전극 패턴(510)에 연결되도록, 상기 광 투과판(500)은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)의 상부 및 상기 전도체(600)의 상단에 올려져 결합된다.
[120]
상기 광 투과판(500)의 부착에도 도전성 접착 물질(b)이 이용되는 것이 바람직하다.
[121]
상기 광 투과판(500)에 형성된 특정 광 투과 전극 패턴(510)이 특정 픽셀 유닛(2)의 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(250, 350, 450) 및 전도체(600)의 상단과 연결되므로, 해당 픽셀 유닛(2)의 상기 제1 전극패드(110), 제2 전극패드(120) 및 제3 전극패드(130)는, 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 구동을 위한 개별 전극패드로서 역할을 하고, 상기 제4 전극패드(140)는 공통 전극패드로서의 기능을 한다. 따라서, 각 픽셀 유닛(2)의 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)이 개별 제어될 수 있다. 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)이 개별 제어됨으로써, 상기 픽셀 유닛(2)으로부터 나온 광이 다양한 색으로 변화될 수 있으며, 이에 따라, 풀 컬러 디스플레이의 구현이 가능하다.
[122]
위와 같은 구성 하에서, 상기 픽셀 유닛(2)으로부터 나온 광의 색균일도(uniformity)를 높이도록, 상기 제1 버티컬 엘이디 칩(200)과 상기 제2 버티컬 엘이디 칩(300) 사이의 간격과 상기 제2 버티컬 엘이디 칩(300)과 상기 제3 버티컬 엘이디 칩(400) 사이의 간격이 같은 것이 바람직하다.
[123]
또한, 상기 마운트 기판(100)과 상기 광 투과판 (500) 사이에는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 등을 외부 환경으로부터 보호하기 위한 전기 절연성 언더필(900)이 채워져 형성될 수 있다.
[124]
또한, 색변환 효율을 증가시킬 수 있도록 상기 마운트 기판(100)을 블랙, 화이트 또는 투명 재료로 형성하고, 버티컬 엘이디 칩들(200, 300, 400)의 측면에 몰딩재를 형성할 수 있다. 몰댕재의 재료는 블랙 또는 화이트일 수 있다. 일반적인 마운트 기판의 경우 세라믹 또는 FR 4/CEM 등으로 제작되며, 이들은 블랙 계역 또는 화이트일 수 있으며, 이들은 비아(Via) 형성을 통해 전극을 형성하게 된다. 이에 반해 투명한 유리(Glass) 또는 플라스틱 수지 계열인 경우, 투명하거나 블랙 컴파운드를 혼합한 계열일 수 있고, 이들은 비아 형성을 통해 전극을 형성하거나 사이드 메탈(side metal) 증착 방식을 통해 전극을 형성하게 된다.
[125]
본 실시예에 따른 LED 디스플레이 장치 제조방법은 앞선 실시예에서 설명된 픽셀 소자의 제조방법 중 도 4 내지 도 10을 참조로 하여 설명된 내용과 실질적의 동일하다. 다만, 도 11에 도시된 것과 달리 픽셀 단위로 분리되지 않고 다수의 픽셀을 포함하도록 분리되는 것에 차이가 있다. 따라서, 중복을 피하기 위해 설명을 생략한다.
[126]
<실시예 A-4>
[127]
도 17은 실시예 A-4에 따른 엘이디 디스플레이 장치를 도시한 도면으로서, 광 투과판의 하부에 배치되며, 제1 버티컬 엘이디 칩의 상부와 전도체 사이, 제2 버티컬 엘이디 칩의 상부와 전도체 사이, 및 제3 버티컬 엘이디 칩의 상부와 전도체 사이에 배치되는, 저항소자들을 더 포함하는 구조의 엘이디 디스플레이 장치를 설명하기 위한 도면이다.
[128]
도 17을 참조하면, 광 투과판(500)의 하부에 저항소자가 배치될 수 있다. 각 픽셀 유닛 내에는 저항소자들(710, 720, 730)이 광 투과판(500; 도 13 참조)의 하부에서 제1 버티컬 엘이디 칩(200)의 상부와 전도체(600) 사이, 및 제3 버티컬 엘이디 칩(400)의 상부와 전도체(600) 사이에 배치된다. 이렇게 저항소자들(710, 720, 730)을 배치함으로써 백색을 구현할 수 있고, 더 나아가, 광 투과판(500)의 하부에 추가로 집적회로(IC)를 더 배치하여, 풀 커러를 구현할 수 있도록 할 수 있다.
[129]
본 실시예에 있어서는, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(250, 350, 450)이 광 투과판(500)의 저면에 형성된 광 투과 전극 패턴들일 수 있다. 따라서, 상기 제1 버티컬 엘이디 칩(200)의 상부 전극(250)과 전도체(600)의 상부 사이, 상기 제2 버티컬 엘이디 칩(300)의 상부 전극(350)과 전도체(600)의 상부 사이, 그리고, 상기 제3 버티컬 엘이디 칩(400)의 상부 전극(450)과 전도체(600)의 상부 사이에 상기 저항소자들(710, 720, 730) 각각 연결된다.
[130]
[131]
[실시예 B]
[132]
<실시예 B-1>
[133]
도 18을 참조하면, 실시예 B-1에 따른 마이크로 엘이디 모듈 (1000)은 직사각형 또는 정사각형을 갖는 마운트 기판(100)과, 상기 마운트 기판(100) 상에 행렬 배열로 배열된 다수의 픽셀 유닛(2)을 포함한다. 본 실시예에서는, 마이크로 모듈(1000)이 하나의 마운트 기판(100) 상에 다수의 픽셀 유닛(2)이 배열된 것이지만, 하나의 마운트 기판(100) 상에 하나의 픽셀 유닛(2)이 위치하는 엘이디 모듈 또한 본 발명의 범위 내에 있다는 것에 유의한다.
[134]
도 19 및 도 20을 참조하면, 상기 픽셀 유닛(2) 각각은 상기 마운트 기판(100) 상에 마운트된 제1 버티컬 엘이디 칩(200)과 제2 버티컬 엘이디 칩(300)과 제3 버티컬 엘이디 칩(400)과 공통 전극(600)을 포함한다. 이때, 상기 제1 버티컬 엘이디 칩(100), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 하부 전극들은 상기 마운트 기판(100)의 배선(미도시됨)에 개별 구동 가능하게 연결되고, 상기 공통 전극(600)의 하부는 상기 마운트 기판(100)에 접지된다. 이때, 상기 마운트 기판(100)은 TFT(Thin Film Transistor) 기판 이거나 PCB(Printed Circuit Board)일 수 있다. 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600) 각각의 상면 폭은 100㎛ 이하 가장 바람직하게는 30~70㎛ 크기를 갖는다.
[135]
또한, 상기 픽셀 유닛(2) 각각은 제1 버티컬 엘이디 칩(200)의 상부, 제2 버티컬 엘이디 칩(300)의 상부 및 제3 버티컬 엘이디 칩(400)의 상부와 상기 공통 전극(600)의 상부를 전기적으로 연결하는 패턴 배선층(700)을 포함한다. 또한, 상기 픽셀 유닛(2) 각각은 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 측면들과 접하도록 형성된 채 상기 패턴 배선층(700)을 지지하는 지지층(800)을 포함한다.
[136]
상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각은, 청색 엘이디 칩(200), 녹색 엘이디 칩(300) 및 적색 엘이디 칩(400)으로서, 정육면체 또는 직육면체 형태를 갖는다. 또한, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각은 제1 도전형 반도체층 및 제2 도전형 반도체층과 이들 사이에 개재된 활성층을 포함한다. 그리고, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)과 상기 공통 전극(600)은 대략 정사각형 배열된다.
[137]
상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 상면들에는 전술한 패턴 배선층(700)이 연결되는 연결 영역들, 즉, 제1 연결 영역(201), 제2 연결 영역(301), 제3 연결 영역(401) 및 제4 연결 영역(601)이 제공된다. 또한, 상기 제1 연결 영역(201), 제2 연결 영역(301), 제3 연결 영역(401) 및 제4 연결 영역(601)은 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 상면에서 서로간에 가장 인접하는 코너들에 위치한다.
[138]
상기 제1 연결 영역(201), 제2 연결 영역(301), 제3 연결 영역(401) 각각에는 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 각각의 상부 전극이 제공될 수 있으며, 상부 전극은 상기 패턴 배선층(700) 형성 전에 형성될 수도 있고, 상기 패턴 배선층(700)의 형성시 상기 패턴 배선층(700)의 일부로서 형성될 수도 있다.
[139]
한편, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 각각의 하부에는 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400)의 개별 구동을 위해 상기 마운트 기판(100)의 배선들과 개별 접속되는 하부 전극들이 형성된다.
[140]
상기 지지층(800)은, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 측면들과 접하도록 그리고 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)과 일체화되도록, 에폭시, 실리콘, EMC(Epoxy Molding Compound), 폴리이미드 등과 같은 절연성 수지재료에 의해 형성된다. 상기 지지층(800)은, 전술한 패턴 배선층(700)을 아래에서 지지하는 역할을 하여, 패턴 배선층(700)의 형성을 가능하게 한다. 또한, 상기 지지층(800)은 패턴 배선층(700)을 지지하는 역할 외에도, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)을 고정, 유지하는 역할을 할 수 있으며, 더 나아가, 광을 흡수하는 블랙 컬러 등의 광 ??수성 재료 또는 광을 반사하는 광 반사성 재료에 의해 형성될 때, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)으로부터 발생한 광들이 원치 않게 간섭되는 것을 막는 역할을 한다.
[141]
상기 지지층(800)의 상면은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상면들과 동일 평면을 이루는 것이 바람직하다. 여기에서, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상면들은 에피 구조물의 상면이거나 또는 에피 구조물의 상면에 형성된 상부 전극의 상면일 수 있다.
[142]
상기 패턴 배선층(700)은 상기 지지층(800) 상에 지지되도록 형성되어 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)을 연결한다. 이때, 상기 배선 배턴층(700)은 상기 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)의 상면을 가리는 것을 최소화할 수 있도록, 상기 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 코너 일부 영역들, 즉, 제1 연결 영역(201), 제2 연결 영역(301), 제3 연결 영역(401) 및 제4 연결 영역(601)에만 연결된다.
[143]
본 실시예에서, 상기 패턴 배선층(700)은 대략 "ㄷ"형태로 형성되며, 제1 버티컬 엘이디 칩(200)의 제1 연결 영역(201)과 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)을 연결하는 직선형 제1 배선부(701)과, 상기 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)에서 상기 제1 배선부(701)의 단부와 연결되고 상기 제2 연결 영역(301)과 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)을 연결하는 직선형 제2 배선부(702)와, 상기 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)에서 상기 제2 배선부(701)의 단부와 연결되고 상기 제3 연결 영역(401)과 상기 공통 전극(600)의 제4 연결 영역(601)을 연결하는 직선형 제3 배선부(703)으로 이루어진다.
[144]
한편, 상기 지지층(800)은, 상기 제1 버티컬 엘이디 칩(200)의 측면과, 상기 제2 버티컬 엘이디 칩(300)의 측면, 상기 제3 버티컬 엘이디 칩(400)의 측면을 모두 덮도록 형성되되, 상면은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상면과 동일 평면을 이루는 플랫한 면인 것이 바람직하고, 저면은 이웃한 버티컬 엘이디 칩들 사이의 또는 공통 전극과 그와 이웃하는 버티컬 엘이디 칩 사이가 오목한 면으로 형성된다.
[145]
<실시예 B-2>
[146]
도 21은 실시예 B-2를 보여주며, 도 21을 참조하면, 패턴 배선층(700')은 공통 전극(600)의 제4 연결 영역(601)과 제1 버티컬 엘이디 칩(200)의 제1 연결 영역(201)을 연결하는 제1 배선부(701')와, 공통 전극(600)의 제4 연결 영역(601)과 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)을 연결하는 제2 배선부(702'), 공통 전극(600)의 제4 연결 영역(601)과 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)을 연결하는 제3 배선부(703')를 포함하며, 상기 제1 배선부(701')와 상기 제2 배선부(702')와 상기 제3 배선부(703')는 상기 제4 연결 영역(601)에서 연결되어 있다. 본 실시예에서 있어서도, 배선층(700')은 하부의 지지층(800)에 접하여 지지된다.
[147]
<실시예 B-3>
[148]
도 22는 실시예 B-3를 보여주며, 도 22를 참조하면, 패턴 배선층(700")은 대략 "ㅁ"형태로 형성되며, 제1 버티컬 엘이디 칩(200)의 제1 연결 영역(201)과 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)을 연결하는 직선형 제1 배선부(701")과, 상기 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)에서 상기 제1 배선부(701")의 단부와 연결되고 상기 제2 연결 영역(301)과 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)을 연결하는 직선형 제2 배선부(702")와, 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)에서 상기 제2 배선부(701")의 단부와 연결되고 상기 제3 연결 영역(401)과 상기 공통 전극(600)의 제4 연결 영역(601)을 연결하는 직선형 제3 배선부(703")와, 상기 제4 연결 영역(601)에서 상기 제3 배선부(703")의 단부와 연결되며 상기 제4 연결 영역(601)과 상기 제1 연결 영역(201)을 연결하는 직선형 제4 배선부(704")를 포함한다.
[149]
패턴 배선층(700, 700'또는 700")이 도 2, 도 4 또는 도 5에 도시된 것과 같이 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 코너 영역들에 연결되어 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 코너를 제외한 나머지 영역들을 가리지 않도록 형성됨으로써, 발광 효율을 보다 더 높일 수 있다.
[150]
<실시예 B-4>
[151]
이제 도 23 내지 도 29를 참조하여 실시예 B-4에 따른 마이크로 엘이디 모듈 제조방법을 설명한다.
[152]
도시 및 설명의 편의를 위해, 도 23 내지 도 29는 제1, 제2, 제3 버티컬 엘이디 칩과 공통 전극이 일열로 배열된 것으로 도시된 것으로 보여지지만 실제로는 도 2에 도시된 것과 같이 사각형으로 배열된 것임에 유의한다.
[153]
먼저 도 23을 참조하면, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(400)을 접착제층(5)이 있는 지지 기판(4) 상에 부착한다. 이들의 배열은 도 2에 도시된 것과 같을 수 있으며, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)의 광 방출이 이루어지는 부분이 상부라 할 때, 도 6에서 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)의 상부는 아래로 향한 채 상기 지지 기판(4)에 접착되어 있다.
[154]
다음 도 24를 참조하면, 지지 기판(4)에 접착되어 있는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)의 사이로, 에폭시, 실리콘, EMC(Epoxy Molding Compound), 폴리이미드 등과 같은 광차단 절연성 수지재료를 채워 넣어 지지층(800)을 형성한다. 이때, 액상의 광차단 절연성 수지재료는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)의 측면들 대한 접촉력이 커서 상기 측면들을 모두 덮되 넘치지 않는 양으로 채워진 후 굳어지므로, 상기 지지 기판(4)과 접하지 않는 면에는 오목부(801)들을 포함하는 면 형성된다. 반면, 상기 지지 기판(4)과 접하는 면은 있는 플랫한 면(802)으로 형성된다.
[155]
다음 도 25를 참조하면, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)이 부착되어 있고 지지층(800)이 일체화되어 있는 지지 기판(4)을 뒤집고 그 지지 기판(4)을 1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)과 지지층(800)으로부터 제거한다. 상기 지지 기판(4)과 접해 있었던 지지층(800)의 플랫한 면(802)과, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)의 상부면은 동일 평면을 이루며, 오목부(801)들을 포함하는 지지층(800)과 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)의 하부면에는 임시로 칩 유지 시트(6)가 부착되어 있을 수 있다.
[156]
다음 도 26을 참조하면, 칩 유지 시트(6)가 제거된 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400)은 하부가 마운트 기판(100) 상에 접하도록 마운트된다. 이때, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400)의 하부 전극들이 마운트 기판(100) 상의 배선들과 개별 본딩된다. 전술한 여러 단계들에 의해 마운트 기판(100)과, 상기 마운트 기판에 마운트된 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)과, 상기 마운트 기판(100) 상에 배치된 공통 전극(600)과, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디(300) 칩 및 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 측면과 접하여 형성된 지지층(800)을 포함하는 구조물의 준비가 완료된다.
[157]
다음 도 27을 참조하면, 상기 지지층(800)의 상부 플랫한 면 및 그와 동일 평면을 이루는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)의 상부에 예컨대 도 2에 도시된 패턴 배선층에 형상에 상응하는"ㄷ"형의 패턴홀(7a)을 갖는 마스크(7)가 형성된다. 상기 패턴홀(7a)을 갖는 마스크(7)는 예컨대 PR막 형성 후 노광을 통해 패턴홀(7a)이 형성된 것일 수 있다.
[158]
다음 도 28을 참조하면, 패턴홀(7a)를 통한 스퍼터링/증착을 통해, 상기 제1 버티컬 엘이디 칩(200)의 상부(전극), 상기 제2 버티컬 엘이디칩(300)의 상부(전극), 제3 버티컬 엘이디 칩(400)의 상부(전극)과 상기 공통 전극(800) 상부를 연결하는 패턴 배선층(700)이 형성된다. 이때, 상기 패턴 배선층(700)은 그 아래에 위치하는 지지층(800)에 의해 지지된다.
[159]
다음 도 29를 참조하면, 마스크(7)가 제거되며, 이에 따라, 전기 절연성을 갖는 지지층(800)에 의해 지지된 상태로 제1, 제2 및 제3 버티컬 엘이디 칩(200, 300, 400)의 상부 (전극)들과 상기 공통 전극(600)을 전기적으로 연결하는 패턴 배선층(700)이 형성된 마이크로 엘이디 모듈이 제작된다. 이 마이크로 엘이디 모듈은 제1, 제2, 제3 버티컬 엘이디 칩(200, 300, 400)의 하부(전극)이 마운트 기판(100)의 배선들에 개별 접속되고, 마운트 기판(100)에 접지된 공통 전극(600)에 상기 제1, 제2, 제3 버티컬 엘이디 칩(200, 300, 400)의 하부(전극)이 공통적으로 연결되므로, 상기 제1, 제2, 제3 버티컬 엘이디 칩(200, 300, 400)의 개별 구동이 가능하게 된다.
[160]
[161]
[실시예 C]
[162]
<실시예 C-1>
[163]
도 30 및 도 31을 참조하면, 실시예 C-1에 따른 마이크로 엘이디 모듈 (1000)은 직사각형 또는 정사각형을 갖는 마운트 기판(100)과, 상기 마운트 기판(100) 상에 배치된 픽셀 유닛(2)을 포함한다. 이때, 하나의 마운트 기판(100) 상에 하나의 픽셀 유닛(2)이 배치되거나 또는 복수개의 픽셀 유닛(2)들이 매트릭스 형태로 배치될 수 있다. 픽셀 유닛(2)이 매트릭스 형태로 복수개로 배치된 경우, 복수개로 배치되는 픽셀 유닛(2)은 가로 방향 또는 세로 방향으로의 가상 직선을 따라 배열된 2개 이상의 픽셀 유닛(2)을 포함한다.
[164]
상기 픽셀 유닛(2)은 상기 마운트 기판(100) 상에 마운트된 청색광을 발하는 제1 수직형 엘이디 칩(200)과, 적색광을 발하는 제2 수직형 엘이디 칩(300)과, 녹색광을 발하는 제3 수직형 엘이디 칩(400)과, 공통 전극부(500)을 포함한다. 본 실시예에서, 픽셀 유닛(2)이 3개의 수직형 엘이디 칩(200, 300, 400)을 포함하지만 그 보다 많은 수의 수직형 엘이디 칩을 포함할 수도 있다.
[165]
이때, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 제3 엘이디 수직형 엘이디 칩(400) 사이의 순서는 바뀔 수 있음에 유의한다.
[166]
상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300), 제3 수직형 엘이디 칩(400) 각각은 100㎛ 이하 가장 바람직하게는 30~70㎛ 크기의 폭을 갖는다. 그리고, 상기 마운트 기판(100)은 TFT(Thin Film Transistor) 기판 이거나 PCB(Printed Circuit Board)일 수 있다.
[167]
또한, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 제1 도전형 반도체층(20)과, 활성층(30)과, 제2 도전형 반도체층(40)을 포함한다. 추가적으로, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 상기 제2 도전형 반도체층(40)의 상면에 상부 전극(50)을 더 포함할 수 있다. 상기 상부 전극(50)은 광을 투과하는 투명전극층이거나 또는 제2 도전형 반도체층(40)의 일부만을 덮는 금속 전극을 포함할 수 있다. 또한, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 마운트 기판(100)의 배선들에 개별적으로 연결되는 하부 전극(10)을 더 포함한다. 이때, 상기 하부 전극(10)은 반사 전극인 것이 바람직하다. 이때, 상기 하부 전극(10)은 각 수직형 엘이디 칩(200, 300 또는 400) 하부에 개별적으로 형성되어 입력 전극으로서의 기능을 하고, 상기 상부 전극(50)은 각 수직형 엘이디 칩(200, 300 또는 400) 하부에 개별적으로 형성되어 출력 전극으로서의 기능을 한다.
[168]
또한, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 상기 상부 전극(50)의 상면 일부와 상기 하부 전극(10)의 하면 일부를 제외한 나머지 부분들, 특히, 반도체층들의 측면들을 덮는 쉴드부(60)를 더 포함한다. 상기 쉴드부(60)는 전기 절연성을 갖는 패시베이션층일 수 있다.
[169]
또한, 상기 마이크로 엘이디 모듈(1000)은, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300), 상기 제3 수직형 엘이디 칩(400)의 측면들을 덮도록 형성되고, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각의 상면을 노출시키는 오프닝을 갖는 지지부(800)과, 상기 지지부(800) 상에 형성되며, 상기 공통 전극부(500)의 상면과 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면을 연결하는 배선패턴층(700)을 포함한다. 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면은 상기 지지부(800)에 형성된 오프닝들에 의해 노출된 것이다.
[170]
상기 배선패턴층(700)과 직접 접촉하는 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면은 도시된 바와 같이 상부 전극(50)의 표면일 수 있다
[171]
상기 지지부(800)은 이웃하는 수직형 엘이디 칩들 사이의 광 간섭을 막도록 블랙 매트릭스 재료와 같은 광 흡수성 재료로 형성되는 것이 바람직하다. 또한, 상기 지지부(800)은 전기 절연성을 갖는 것이 바람직하다.
[172]
또한, 상기 지지부(800)은 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)과 상기 공통 전극부(500)이 상기 마운트 기판(100) 상에 마운트된 후 상기 마운트 기판(100) 상에 형성되어 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 측면을 덮을 수 있다.
[173]
대안적으로, 상기 지지부(800)은 상기 마운트 기판(110)이 아닌 희생 기판(미도시됨) 상에 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)을 하부면이 희생기판을 향하도록 부착한 후, 희생 기판 상에서 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 측면을 덮도록 형성된 것일 수 있다. 이 경우, 전술한 배선패턴층(700)을 지지부(800) 상에 형성하여 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 상면을 공통적으로 전기 연결한 후, 상기 희생 기판을 제거하고, 그 희생 기판이 제거된 면이 상기 마운트 기판(100)과 접하도록, 지지부(800)에 일체화된 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)을 마운트 기판(100)에 마운트될 수도 있다.
[174]
상기 배선패턴층(700)은 상기 공통 전극부(500)의 상면에서 시작하여 상기 지지부(800)의 상면을 3개의 경로로 지나 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면과 각각 연결되도록 형성된다.
[175]
이때, 상기 배선패턴층(700)은, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면을 최소한으로 가릴 수 있도록, 상기 공통 전극부(500)의 상면에서 분기되어 나온 3개의 선형 배선 패턴으로 형성된다. 더 구체적으로, 상기 배선패턴층(700)은, 상기 지지부(800)의 상단면에 지지되도록 형성된 채, 상기 공통 전극부(500)의 상면과 상기 제1 수직형 엘이디 칩(200)의 상면을 연결하는 선형의 제1 배선부(701)와, 상기 공통 전극부(500)의 상면과 상기 제2 수직형 엘이디 칩(300)의 상면을 연결하는 제1 배선부(702)와, 상기 공통 전극부(500)의 상면과 상기 제3 수직형 엘이디 칩(400)의 상면을 연결하는 제3 배선부(703)를 포함한다.
[176]
상기 배선패턴층(700)은 상기 지지부(1800)과 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)의 상면을 덮고 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)의 상면 및 상기 공통 전극부(500)의 상면을 부분적으로 노출시키는 패턴홀을 포함하는 마스크 위로 금속을 증착하여 형성될 수 있다. 증착은 스퍼터링과 같은 물리적 기상 증착 또는 화학적 기상 증착 방법이 이용될 수 있다. 금속 대신에 예를 들면 광 투과성과 도전성을 갖는 ITO 등과 같은 도전성 비금속 물질이 수직형 엘이디 칩(200, 300, 400)의 상면 및 상기 공통 전극부(500)와 접하도록 증착되어 형성될 수도 있다.
[177]
덧붙여, 마이크로 엘이디 모듈(1000)은 상기 배선패턴층(700)을 보호하기 위해 상기 배선패턴층(700)을 덮는 절연성 물질층을 더 포함할 수 있다. 상기 절연성 물질층은 적어도 상기 배선패턴층(700)의 상면을 덮도록 형성된다. 상기 절연성 물질층은, 광 불투과성을 갖는 경우에는, 도시된 바와 같이, 최소한의 면적으로 상기 배선패턴층만을 가리도록 형성되지만, 광투과성을 갖는 경우에는, 상기 지지부와 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)을 모두 덮도록 형성될 수도 있다.
[178]
앞에서 간략하게 언급한 바와 같이, 상기 지지부(800)을 형성하는 공정 및 그에 뒤 이은 배선패턴층(700)을 형성하는 공정은 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 및 공통 전극부(500)이 마운트 기판(100)에 마운트된 상태로 수행될 수도 있고, 대안적으로, 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 및 공통 전극부(500)이 마운트 기판(100)이 아닌 희생기판(미도시됨)에 마운트된 상태로 수행될 수도 있다.
[179]
전자의 경우에는, 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)과 상기 공통 전극부(500)을 연결하는 배선패턴층(700)을 상기 지지부(800) 상에 형성하는 공정과, 그에 뒤이은 절연성 물질층(900)을 형성하는 공정만이 필요하지만, 후자의 경우에는 절연성 물질층을 형성하는 공정 후에, 희생 기판을 제거하고, 다음, 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)의 하부 전극층(10)과 상기 공통 전극부(500)의 하부를 마운트 기판(100)의 배선들에 접속시키는 공정이 추가로 요구된다.
[180]
도 32 및 도 33을 참조하면, 실시예 C-2에 따른 마이크로 엘이디 모듈은(1000)은 직사각형 또는 정사각형을 갖는 마운트 기판(100)과, 상기 마운트 기판(100) 상에 배치된 하나 이상의 픽셀 유닛(2)을 포함한다.
[181]
상기 픽셀 유닛(2)은 상기 마운트 기판(100) 상에 마운트된 청색광을 발하는 제1 수직형 엘이디 칩(200), 적색광을 발하는 제2 수직형 엘이디 칩(300) 및 녹색광을 발하는 제3 수직형 엘이디 칩(400)을 포함한다. 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 제3 엘이디 수직형 엘이디 칩(400) 사이의 순서는 바뀔 수 있음에 유의한다.
[182]
상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300), 제3 수직형 엘이디 칩(400) 각각은 100㎛ 이하 가장 바람직하게는 30~70㎛ 크기의 폭을 갖는다. 그리고, 상기 마운트 기판(100)은 TFT(Thin Film Transistor) 기판 이거나 PCB(Printed Circuit Board)일 수 있다.
[183]
또한, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 제1 도전형 반도체층(20)과, 활성층(30)과, 제2 도전형 반도체층(40)을 포함한다. 추가적으로, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 상기 제2 도전형 반도체층(40)의 상면에 상부 전극층(50)를 더 포함할 수 있다.
[184]
또한, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 마운트 기판(100)의 배선들에 개별적으로 연결되는 하부 전극층(10)을 더 포함한다. 이때, 상기 하부 전극층(10)은 반사 전극인 것이 바람직하다.
[185]
또한, 상기 마이크로 엘이디 모듈(1000)은, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 측면들을 덮도록 형성되고, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각의 상면을 노출시키는 오프닝을 갖는 절연성 지지부(800)과, 상기 절연성 지지부(800) 상에 형성되며 상기 오프닝 각각을 통해 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면과 공통적으로 연결되어 공통 전극부의 기능을 수행하는 배선패턴층(700)을 포함한다.
[186]
앞선 실시예의 지지부는 상부 전극을 상단에 구비한 수직형 엘이디 칩의 상단면보다 높게 형성되어 수직형 엘이디 칩의 상단, 즉, 상부 전극의 일부를 덮었지만, 본 실시에에서의 지지부(800)은 수직형 엘이디 칩의 상단면과 동일 높이로 형성된다.
[187]
상기 배선패턴층(700)과 직접 접촉하는 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면은 상기 제2 도전형 반도체층(40)의 표면이거나, 상기 제2 도전형 반도체층(40) 상에 형성된 투명전극층(50)의 표면이거나, 또는, 상기 제2 도전형 반도체층(40) 또는 상기 투명전극층(50)에 형성된 금속 전극(미도시됨)의 표면일 수 있다.
[188]
상기 절연성 지지부(800)은 이웃하는 수직형 엘이디 칩들 사이의 광 간섭을 막도록 블랙 매트릭스 재료와 같은 광 흡수성 재료로 형성되는 것이 바람직하다.
[189]
또한, 상기 절연성 지지부(800)은 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)이 상기 마운트 기판(100) 상에 마운트된 후 상기 마운트 기판(100) 상에 형성되어 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 측면을 덮을 수 있다.
[190]
대안적으로, 상기 절연성 지지부(800)은 상기 마운트 기판(110)이 아닌 희생 기판(미도시됨) 상에 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)을 하부면이 희생기판을 향하도록 부착한 후, 희생 기판 상에서 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 측면을 덮도록 형성된 것일 수 있다. 이 경우, 전술한 배선패턴층(700)을 절연성 지지부(800) 상에 형성하여 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 상면을 공통적으로 전기 연결한 후, 상기 희생 기판을 제거하고, 그 희생 기판이 제거된 면이 상기 마운트 기판(100)과 접하도록, 절연성 지지부(800)에 일체화된 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)을 마운트 기판(100)에 마운트될 수도 있다.
[191]
상기 배선패턴층(700)은 상기 절연성 지지부(800)의 상면과 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면을 지나도록 형성되며, 이때, 상기 배선패턴층(700이 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면을 최소한으로 가릴 수 있도록 미세 폭을 갖는 선 형태로 형성된다.
[192]
상기 배선패턴층(700)은, 상기 절연성 지지부(800)의 상면에 지지되도록 형성된 채, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면을 연결하는 제1 배선부(701)와, 상기 제1 배선부(701)와 연결되고 상기 절연성 지지부(800)의 측면을 따라 연장되어 상기 마운트 기판(100)에 연결, 접지되는 제2 배선부(702)를 일체로 포함한다.
[193]
이때, 상기 배선패턴층(700)의 적어도 일부는 상기 절연성 지지부(800)과 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)의 상면을 덮고 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)을 부분적으로 노출시키는 패턴홀을 포함하는 마스크 위로 금속을 증착하여 형성될 수 있다.
[194]
본 실시예에서는, 상기 제1 배선부(701)가 하나의 픽셀 유닛 내 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 사이는 물론이고 이웃하는 픽셀 유닛의 수직형 엘이디 칩 사이도 연결하도록 형성된다. 따라서, 본 실시예에서는, 하나의 제2 배선부(702)가 여러 개의 픽셀 유닛에 포함된 수직형 엘이디 칩들에 공통적으로 연결될 수 있다. 대안적으로, 하나의 픽셀 유닛에 대하여 각각 하나씩의 제1 배선부(701)와 하나씩의 제2 배선부(702)가 제공될 수 있으며, 이 경우, 제2 배선부(702)는 상기 절연성 지지부(800)을 관통하도록 형성될 수 있다.
[195]
덧붙여, 본 실시예에 따른 마이크로 엘이디 모듈 (1000)은 상기 배선패턴층(700)을 보호하기 위해 상기 배선패턴층(700)을 덮는 절연성 물질층(900)을 더 포함할 수 있다. 상기 절연성 물질층(900)은 적어도 상기 배선패턴층(700)의 상면을 덮도록 형성된다. 상기 절연성 물질층(900)은, 광 불투과성을 갖는 경우에는, 도시된 바와 같이, 최소한의 면적으로 상기 배선패턴층(700)만을 가리도록 형성되지만, 광투과성을 갖는 경우에는, 상기 절연성 지지부(800)과 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)을 모두 덮도록 형성될 수도 있다.
[196]
앞에서 간략하게 언급한 바와 같이, 상기 절연성 지지부(800)을 형성하는 공정 및 그에 뒤 이은 배선패턴층(700)을 형성하는 공정은 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)이 마운트 기판(100)에 마운트된 상태로 수행될 수도 있고, 대안적으로, 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)이 마운트 기판(100)이 아닌 희생기판(미도시됨)에 마운트된 상태로 수행될 수도 있다.
[197]
전자의 경우에는, 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 사이와 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 중 하나와 상기 마운트 기판(100) 사이를 연결하는 배선패턴층(700)을 절연성 지지부(800) 상에 형성하는 공정과, 그에 뒤이은 절연성 물질층(900)을 형성하는 공정만이 필요하지만, 후자의 경우에는 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 사이와 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 중 하나와 희생 기판 사이를 연결하는 배선패턴층(700)을 절연성 지지부(800) 상에 형성하는 공정과, 그에 뒤이은 절연성 물질층을 형성하는 공정 후에, 희생 기판을 제거하고, 다음, 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)의 하부 전극과 상기 배선 패턴층(700)의 제2 배선부(702) 하단을 마운트 기판(100)의 배선들에 접속시키는 공정이 추가로 요구된다.
[198]
도 34 및 도 35는 실시예 C-3에 따른 마이크로 엘이디 모듈을 설명하기 위한 도면이다.
[199]
도 34 및 도35를 참조하면, 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)은 쉴드부(60)를 일체로 포함한다. 상기 쉴드부(60)는 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 제1도전형 반도체층(20), 활성층(30) 및 제2 도전형 반도체층(40)의 측면을 덮도록 형성된다. 상기 쉴드부(60)는 광을 반사 또는 흡수하는 재료로 형성될 수 있으며, 가장 바람직하게는, DBR(Distributed Bragg Reflector) 또는 금속 반사부와 같은 반사부로 형성된다. 앞에서 설명한 제1 실시예의 쉴드부(60) 구성 또한 본 실시예와 같을 수 있음에 유의한다.
[200]
본 실시예에서와 같이, 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)이 쉴드부(60)를 구비하여 광 간섭이 없는 경우에는, 앞선 제2 실시예와 달리, 절연성 지지부(800)을 투광성 재료로 형성할 수 있고, 이 경우, 절연성 지지부(800)이 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 상면을 덮도록 형성되되, 상기 1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 상면 일부만을 노출시키는 오프닝이 형성되고, 배선패턴층(700)은 상기 1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 상면과 연결되는 돌기형 접속부(703)를 포함한다.
[201]
도 36은 실시예 C-4에 따른 따른 마이크로 엘이디 모듈을 설명하기 위한 도면이다.
[202]
도 36을 참조하면, 각각이 쉴드부(60)를 측면에 구비하는 제1, 제2 및 제3 수직형 엘이디 칩(200, 300, 400)의 외곽 프로파일을 따라 절연성 지지부(800), 배선패턴층(700) 및 절연성 물질층(900)이 스탭커버 공정에 의해 차례로 형성된다. 절연성 지지부(800) 및 절연성 물질층(900)은 투광성을 갖는 절연성 재료, 바람직하게는, SiO 2를 증착하여 형성된 패시베이션층일 수 있다. 가장 먼저 절연성 지지부(800)이 형성되며, 절연성 지지부(800)에는 상기 제1, 제2 및 제 3 수직형 엘이디 칩(200, 300, 400)의 상면을 노출시키는 오프닝이 형성된다. 오프닝이 형성된 절연성 지지부(800)의 표면을 따라 금속이 증착되어, 제1, 제2 및 제3 수직형 엘이디 칩(200, 300, 400)의 상면 또는 그 상면 상의 전극에 접속되는 배선패턴층(700)이 형성된다. 상기 배선패턴층(700)은 앞선 실시예와 마찬가지로 상기 절연성 지지부(800)의 상면을 따라 이어져 상기 제1, 제2 및 제3 수직형 엘이디 칩(200, 300, 400)의 상면에 공통적으로 연결되는 제1 배선부(701)와, 상기 제1 배선부(701)과 연결된 채 상기 절연성 지지부(800)의 측면을 따라 연장되어 마운트 기판(100)에 접속되는 제2 배선부(702)를 포함한다. 또한, 상기 배선패턴층(700)을 덮도록 절연성 물질층(900)이 더 형성된다. 이웃하는 수직형 엘이디 칩(200과 300 사이 또는 300과 400)는 이웃하는 쉴드부(60) 사이가 맞대어져 있을 수 있으며, 이 경우, 쉴드부(60)도 지지부의 기능 일부를 하게 된다.
[203]
[204]
[실시예 D]
[205]
도 37은, 실시예 D에 따른 디스플레이 패널을 설명하기 위한 단면도로서, 도시의 편의를 위해 버티컬 엘이디 칩들과 공통 전극이 일렬로 나란한 상태가 되도록 도시한 도면이다.
[206]
도 37을 참조하면, 엘이디 디스플레이 패널은, 복수개의 엘이디 픽셀 유닛(2)들과, 상기 엘이디 픽셀 유닛(2)들이 배치되는 마운트 기판(100)을 포함한다. 상기 마운트 기판(100)은 직사각형 또는 정사각형의 형태로 형성되고, 상기 복수개의 엘이디 픽셀 유닛(2)들은 상기 마운트 기판(100) 상에 행렬 배열로 배열된다.
[207]
상기 복수개의 엘이디 픽셀 유닛(2)들 각각은, 전류 인가에 의해 적색광을 발하는 제1 버티컬 엘이디 칩(200), 전류 인가에 의해 녹색광을 발하는 제2 버티컬 엘이디 칩(300) 및 전류 인가에 의해 청색광을 발하는 제3 버티컬 엘이디 칩(400)을 포함한다. 또한, 상기 복수개의 엘이디 픽셀 유닛(2)들 각각은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상부 전극들에 공통적으로 연결되는 공통 전극(600)을 포함한다.
[208]
또한, 상기 복수개의 엘이디 픽셀 유닛(2)들 각각은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 하부 전극들에 각각 개별적으로 연결되는 제1 접속부(510), 제2 접속부(520) 및 제3 접속부(530)와, 상기 공통 전극(600)의 하부에 연결되는 제4 접속부(540)를 포함한다.
[209]
도 37에서 구체적인 도시를 생략하였지만, 상부 전극의 위치는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)의 상단으로 정해지고, 하부 전극의 위치는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)의 하단에 구비되어 있다. 그리고, 상기 상부 전극과 상기 하부전극은 다른 전기적 극성을 갖는다.
[210]
한편, 상기 제1 접속부(510), 상기 제2 접속부(520), 상기 제3 접속부(530) 및 상기 제4 접속부(540)는 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)이 지지되는 지지 기판(501)에 형성된다.
[211]
상기 제1 접속부(510), 상기 제2 접속부(520), 상기 제3 접속부(530) 및 상기 제4 접속부(540)는 상기 지지 기판(501)을 관통하는 제1 비아 홀, 상기 제2 비아 홀, 제3 비아 홀 및 상기 제4 비아 홀에 각각 형성되는 제1 비아(512), 제2 비아(522), 제3 비아(532) 및 제4 비아(542)를 각각 포함한다. 이때, 상기 지지 기판(501)은 유리 또는 실리콘 기판과 같은 전기 절연성 기판이며, 상기 제1 비아(512), 상기 제2 비아(522), 상기 제3 비아(532), 및 상기 제4 비아(542)는 상기 제1 비아 홀, 상기 제2 비아홀, 상기 제3 비아 홀 및 상기 제4 비아 홀의 내부면에 증착된 금속 재료, 바람직하게는, Au에 의해 형성될 수 있다. 상기 금속 재료의 증착량 제어를 통해 상기 제1 비아(512), 상기 제2 비아(522), 상기 제3 비아(532) 및 상기 제4 비아(542)는 내부에 중공(V)을 갖도록 형성되며, 이 중공(V)는 이하 설명되는 솔더 일부의 유입을 허용하여 더욱 더 안정적인 본딩을 가능하게 한다.
[212]
또한. 상기 제1 접속부(510), 상기 제2 접속부(520), 상기 제3 접속부(530) 및 상기 제4 접속부(540)는, 상기 제1 비아(512), 상기 제2 비아(522), 상기 제3 비아(532) 및 상기 제4 비아(542)의 상부와 각각 접촉하도록, 상기 지지 기판(501) 상에 분리되어 형성되는 제1 전극막(513), 제2 전극막(523), 제3 전극막(533) 및 제4 전극막(543)을 더 포함한다.
[213]
한편, 상기 엘이디 픽셀 유닛(2)은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 측면들과 접하도록 형성되고 전기 절연성을 갖는 지지층(800)을 더 포함한다. 상기 지지층(800)에 의해 지지된 패턴 배선층(700)에 의해 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상부 전극들과 상기 공통 전극(600)의 상부면이 연결된다.
[214]
상기 지지층(800)은 상기 패턴 배선층(700)을 지지하는 플랫한 상부면과, 상기 제1 버티컬 엘이디 칩(200)과 상기 제2 버티컬 엘이디(300) 칩 사이, 상기 제2 버티컬 엘이디 칩(300)과 상기 제3 버티컬 엘이디 칩(400) 사이, 상기 제1 또는 제3 버티컬 엘이디 칩(200 또는 400)과 상기 공통 전극(600) 사이에 오목부(810)를 포함하는 하부면을 포함한다.
[215]
이때, 상기 지지층(800)은, 상기 마운트 기판 상에 배치되기 전에, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)과 일체로 패키지화된 것이다. 이때, 상기 지지층(800)은 광 흡수 또는 광 반사성 물질이 포함된 수지 재료로 형성된다. 상기 지지층(800)의 저면이 오목한 면들을 포함하는 것과 달리 상기 지지층(800)의 상면은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상면과 상기 공통 전극(600)의 상면과 동일 평면을 이루는 플랫한 면인 것이 바람직하다. 또한, 상기 지지 기판(501)과 지지층(800) 사이에는 지기 기판(501)에 대한 신뢰성 있는 결합과 버티컬 엘이디칩들을 보호하기 위해 위해 수지 재료를 채워 형성한 언더필층(1100)이 형성된다.
[216]
한편, 상기 제1 전극막(513)과 상기 제1 버티컬 엘이디 칩(200)의 하부 전극 사이, 상기 제2 전극막(523)과 상기 제2 버티컬 엘이디 칩(300)의 하부 전극 사이, 상기 제3 전극막(533)과 상기 제3 버티컬 엘이디 칩(400)의 하부 전극 사이, 및 상기 공통 전극(600)의 하부와 상기 제4 전극막(543)의 사이 각각은 범프볼(bump ball; 180)들에 의해 연결된다. 이때, 상기 범프볼(180)들은 상기 제1 비아(512), 상기 제2 비아(522), 상기 제3 비아(532) 또는 상기 제4 비아(542)의 주변을 따라 형성된다. 다시 말해, 복수개의 범프볼(180)들, 더 바람직하게는, 3개 이상의 범프볼(180)들이 하나의 비아(512, 522 또는 532)의 중심에 대하여 일정한 거리를 유지한 채 일정한 간격으로 형성되는 것이 바람직하다.
[217]
상기 제1 전극막(512), 상기 제2 전극막(522), 상기 제3 전극막(532) 및 상기 제4 전극막(542)은 전극 분리선(L)들에 의해 한정되며, 상기 전극 분리선(L)들은 상기 지지 기판(501)에 적층된 금속층이 식각되어 형성된다. 상기 금속층은 접착제, 더 구체적으로는 UV 경화성 접착제(502)에 의해 상기 지지 기판(501)에 접합된 구리 포일(foil)일 수 있다.
[218]
본 실시예에 따르면, 유리 또는 실리콘 기판과 같은 지지 기판(501)과 구리 포일을 UV 경화성 접착층(502)에 의해 접합한 후, 구리 포일을 식각하여 상기 제1 전극막(512), 상기 제2 전극막(522), 상기 제3 전극막(532) 및 상기 제4 전극막(542)을 형성한 후, 지지 기판(501)과 구리 포일을 접합한 접합체에 제1, 제2 및 제3 비아홀을 형성하고, 그 제1, 제2, 제3 및 제4 비아홀에 Au를 증착함으로써, 상기 제1, 제2, 제3 및 제4 전극막(512, 522, 532 및 542)과 각각 접해 있는 제1, 제2, 제3 및 제4 비아(512, 512, 532, 542)를 형성할 수 있다.
[219]
도 37에서는 버티컬 엘이디 칩들(200, 300, 400)과 공통 전극(600)이 하나의 단면을 따라 일렬로 배열된 것처럼 도시되고 패턴 배선층(500)이 그 일렬을 따라 직선 형태인 것으로 도시되어 있지만, 이는 도시의 편의를 위한 것이며, 가장 바람직하게는, 3개의 버티컬 엘이디 칩들(200, 300, 400)과 하나의 공통 전극(600)이 사각형으로 배열될 수 있다(도 38 참조). 패턴 배선층(700)에 의해 버티컬 엘이디 칩들(200, 300, 400)이 가려지는 영역이 최소로 될 수 있도록, 패턴 배선층(700)은 매우 작은 선폭을 갖는 선형으로 형성되는 것이 바람직하다.
[220]
한편, 위와 같은 구조를 갖는 복수개의 엘이디 픽셀 유닛(2)들이 마운트 기판(100) 상에 실장된다.
[221]
한편, 상기 마운트 기판(100)은 제1 배선부(110), 제2 배선부(120), 제3 배선부(130) 및 제4 배선부(140)를 포함한다. 그리고, 상기 제1 배선부(110), 상기 제2 배선부(120), 상기 제3 배선부(130) 및 상기 제4 배선부(140)는, 상기 제1 버티컬 에이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)을 개별 구동시키는 전원 입/출력단들이 형성되도록, 상기 제1 접속부(510), 상기 제2 접속부(520), 상기 제3 접속부(530) 및 상기 제4 접속부(540) 각각에 개별 연결된다. 앞에서 언급한 바와 같이, 상기 제1 접속부(510), 상기 제2 접속부(520), 상기 제3 접속부(530) 및 상기 제4 접속부(540)은 제1 비아(512), 제2 비아(522), 제3 비아(532) 및 제4 비아(542)를 포함한다. 그리고, 상기 제1 비아(512), 상기 제2 비아(522), 상기 제3 비아(532) 및 상기 제4 비아(542)의 하단은 지지 기판(501)의 저면에서 노출된 채 마운트 기판(100)의 상면과 마주한다.
[222]
한편, 솔더(190)들이 상기 제1 배선부(110)의 상단과 상기 제1 비아(512)의 사이, 상기 제2 배선부(120)의 상단과 상기 제2 비아(522)의 사이, 상기 제3 배선부(130)의 상단과 상기 제3 비아(532)의 사이, 상기 제4 배선부(140)의 상단과 상기 제4 비아(542)의 사이를 연결한다. 이때, 상기 솔더(190)들 각각은 상기 제1 비아(512), 상기 제2 비아(522), 상기 제3 비아(532) 및 상기 제4 비아(542)의 중공(V) 각각에 부분적으로 유입될 수 있다. 솔더(190)들이 상기 비아들(512, 522, 532, 542)의 중공(V)에 유입된 후 굳어져 엘이디 픽셀 유닛(2)들을 고정하므로, 보다 더 신뢰성 있는 결합이 가능하다.
[223]
앞에서 언급한 바와 같이, 상기 엘이디 픽셀 유닛(2)은 복수개이다. 상기 제1 배선부(110)는 상기 복수개의 엘이디 픽셀 유닛(2)들의 제1 접속부(510)들에 공통적으로 연결되고, 상기 제2 배선부(120)는 상기 복수개의 엘이디 픽셀 유닛(2)들의 제2 접속부(520)들에 공통적으로 연결되고, 상기 제3 배선부(130)는 상기 복수개의 엘이디 픽셀 유닛(2)들의 제3 접속부(530)들에 공통적으로 연결되고, 상기 제4 배선부(140)는 상기 복수개의 엘이디 픽셀 유닛(2)들의 제4 접속부(540)들에 공통적으로 연결된다.
[224]
여기에서, 상기 제1 배선부(110)는, 제1 절연층(101) 상에 형성된 제1 배선 패턴(111)과, 하단에서 상기 제1 배선 패턴(111)과 연결되고 상단에서 솔더(190)에 의해 제1 비아(512)와 연결되는 제1 배선 비아(112)를 포함한다. 또한, 상기 제2 배선부(120)는, 제2 절연층(102) 상에 형성된 제2 배선 패턴(121)과, 하단에서 상기 제2 배선 패턴(121)과 연결되고 상단에서 솔더(190)에 의해 상기 제2 비아(522)와 연결되는 제2 배선 비아(122)를 포함한다. 상기 제3 배선부(130)는, 제2 절연층(102) 저면에 형성된 제3 배선 패턴(131)과, 하단에서 상기 제3 배선 패턴(131)과 연결되고 상단에서 솔더(190)에 의해 제3 비아(532)와 연결되는 제3 배선 비아(132)를 포함한다. 상기 제4 배선부(140)은 제4 배선 패턴(141)과, 하단에서 상기 제4 배선 패턴(141)과 연결되고 상단에서 솔더(190)에 의해 제4 비아(542)와 연결되는 제4 배선 비아(142)를 포함한다.
[225]
도 37은, 엘이디 픽셀 유닛(2) 내 버티컬 엘이디 칩(200, 300, 400)들과 엘이디 픽셀 유닛(2) 내 접속부들(510, 520, 530, 540) 사이의 연결 관계와, 엘이디 픽셀 유닛(2) 내 접속부들(510, 520, 530, 540)과 마운트 기판(100)의 배선부들(110, 120, 130, 140) 사이의 연결 관계를 모두 보이도록 하기 위해, 실제로는 하나의 단면으로 표시될 수 없는 부분들을 하나의 단면으로 표시한 도면임에 유의한다.
[226]
도 38, 도 39, 도 40 및 도 41를 보면, 엘이디 디스플레이 패널 평면 및 엘이디 픽셀 유닛 평면의 여러 다양한 실시예(D-1, D-2, D-3)를 볼 수 있다. 이때, 도 38, 도 39, 도 40 및 도 41은, 설명하고자 하는 여러 구성들 및 연결관계들을 한 단면에서 모두 보여주기 위해 쓰인 도 37과 일치되지 않는 부분이 있음에 유의해야 할 것이다.
[227]
도 38를 참조하면, 엘이디 디스플레이 패널(1000)에 있어서, 마운트 기판(100)의 형상(즉, 평면 형상)이 정사각형 또는 직사각형으로 되어 있고, 다수의 엘이디 픽셀 유닛(2)들은 상기 마운트 기판(100) 상에 행렬 배열로 배열됨을 알 수 있다.
[228]
도 39을 참조하면, 각 엘이디 픽셀 유닛(2) 내에서, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)은 지지 기판(501) 상에 사각형으로 배열되며, 상기 지지 기판(501)은, 제1 버티컬 엘이디 칩(200)의 하부전극, 제2 버티컬 엘이디 칩(300)의 하부전극 및 제3 버티컬 엘이디 칩(400)의 하부전극 및 공통 전극(600)의 하부면에 전기적으로 연결되는 제1 접속부(510; 도 37 참조), 제2 접속부(520; 도 37 참조) 및 제3 접속부(530; 도 37 참조)와, 상기 공통 전극(600)의 하부에 연결되는 제4 접속부(540; 도 37 참조)가 형성된 것이다. 이때, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 하부 전극들은 제1 내지 제3 접속부(510, 520, 530; 도 37 참조)를 통해 마운트 기판(100)에 개별 구동 가능하게 연결되고, 상기 공통 전극(600)의 하부는 제4 접속부(540; 도 37 참조)를 통해 마운트 기판(100; 도 37 참조)에 접지될 수 있다.
[229]
이때, 상기 마운트 기판은 도 37에 도시된 구조의 기판이거나 또는 다른 구조를 갖는 TFT(Thin Film Transistor) 기판 또는 PCB(Printed Circuit Board)일 수 있다.
[230]
상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600) 각각의 상면 폭은 100㎛ 이하 가장 바람직하게는 30~70㎛ 크기를 갖는다.
[231]
또한, 상기 엘이디 픽셀 유닛(2) 각각은 제1 버티컬 엘이디 칩(200)의 상부, 제2 버티컬 엘이디 칩(300)의 상부 및 제3 버티컬 엘이디 칩(400)의 상부와 상기 공통 전극(600)의 상부를 전기적으로 연결하는 패턴 배선층(700)을 포함한다. 또한, 상기 엘이디 픽셀 유닛(2) 각각은 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 측면들과 접하도록 형성된 채 상기 패턴 배선층(700)을 지지하는 지지층(800)을 포함한다.
[232]
상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각은, 적색 엘이디 칩(200), 녹색 엘이디 칩(300) 및 청색 엘이디 칩(400)으로서, 정육면체 또는 직육면체 형태를 갖는다. 또한, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각은 제1 도전형 반도체층 및 제2 도전형 반도체층과 이들 사이에 개재된 활성층을 포함한다. 그리고, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)과 상기 공통 전극(600)은 대략 정사각형 배열된다.
[233]
상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 상면들에는 전술한 패턴 배선층(700)이 연결되는 연결 영역들, 즉, 제1 연결 영역(201), 제2 연결 영역(301), 제3 연결 영역(401) 및 제4 연결 영역(601)이 제공된다. 또한, 상기 제1 연결 영역(201), 제2 연결 영역(301), 제3 연결 영역(401) 및 제4 연결 영역(601)은 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 상면에서 서로간에 가장 인접하는 코너들에 위치한다.
[234]
상기 제1 연결 영역(201), 제2 연결 영역(301), 제3 연결 영역(401) 각각에는 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 각각의 상부 전극이 제공될 수 있으며, 상부 전극은 상기 패턴 배선층(700) 형성 전에 형성될 수도 있고, 상기 패턴 배선층(700)의 형성시 상기 패턴 배선층(700)의 일부로서 형성될 수도 있다.
[235]
한편, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 각각의 하부에는 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400)의 개별 구동을 위해 상기 마운트 기판(100)의 배선들과 개별 접속되는 하부 전극들이 형성된다.
[236]
상기 지지층(800)은, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 측면들과 접하도록 그리고 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)과 일체화되도록, 에폭시, 실리콘, EMC(Epoxy Molding Compound), 폴리이미드 등과 같은 절연성 수지재료에 의해 형성된다. 상기 지지층(800)은, 전술한 패턴 배선층(700)을 아래에서 지지하는 역할을 하여, 패턴 배선층(700)의 형성을 가능하게 한다. 또한, 상기 지지층(800)은 패턴 배선층(700)을 지지하는 역할 외에도, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 제3 버티컬 엘이디 칩(400) 및 공통 전극(600)을 고정, 유지하는 역할을 할 수 있으며, 더 나아가, 상기 지지층(800)은, 광을 흡수하는 블랙 컬러 등의 광 흡수성 재료 또는 광을 반사하는 광 반사성 재료에 의해 형성될 때, 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)으로부터 발생한 광들이 원치 않게 간섭되는 것을 막는 역할을 하고, 더 나아가, 외부에서 유입된 광을 반사시키지 않고 흡수하는 역할을 할 수 있다.
[237]
상기 지지층(800)의 상면은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상면들과 동일 평면을 이루는 것이 바람직하다. 여기에서, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상면들은 에피 구조물의 상면이거나 또는 에피 구조물의 상면에 형성된 상부 전극의 상면일 수 있다.
[238]
상기 패턴 배선층(700)은 상기 지지층(800) 상에 지지되도록 형성되어 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)을 연결한다. 이때, 상기 배선 배턴층(700)은 상기 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400)의 상면을 가리는 것을 최소화할 수 있도록, 상기 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300), 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 코너 일부 영역들, 즉, 제1 연결 영역(201), 제2 연결 영역(301), 제3 연결 영역(401) 및 제4 연결 영역(601)에만 연결된다.
[239]
본 실시예에서, 상기 패턴 배선층(700)은 대략 "ㄷ"형태로 형성되며, 제1 버티컬 엘이디 칩(200)의 제1 연결 영역(201)과 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)을 연결하는 제1 직선 패턴부(701)와, 상기 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)에서 상기 제1 직선 패턴부(701)의 단부와 연결되고 상기 제2 연결 영역(301)과 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)을 연결하는 제2 직선 패턴부(702)와, 상기 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)에서 상기 제2 직선 패턴부(702)의 단부와 연결되고 상기 제3 연결 영역(401)과 상기 공통 전극(600)의 제4 연결 영역(601)을 연결하는 직선형 제3 직선 패턴부(703)으로 이루어진다.
[240]
한편, 상기 지지층(800)은, 상기 제1 버티컬 엘이디 칩(200)의 측면과, 상기 제2 버티컬 엘이디 칩(300)의 측면, 상기 제3 버티컬 엘이디 칩(400)의 측면을 모두 덮도록 형성되되, 상면은 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 상면과 동일 평면을 이루는 플랫한 면인 것이 바람직하고, 저면은 이웃한 버티컬 엘이디 칩들 사이의 또는 공통 전극과 그와 이웃하는 버티컬 엘이디 칩 사이가 오목한 면으로 형성된다.
[241]
도 40는 D-2 실시예를 보여주며, 도 40를 참조하면, 패턴 배선층(700')은 공통 전극(600)의 제4 연결 영역(601)과 제1 버티컬 엘이디 칩(200)의 제1 연결 영역(201)을 연결하는 제1 직선 패턴부(701')와, 공통 전극(600)의 제4 연결 영역(601)과 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)을 연결하는 제2 직선 패턴부(702'), 공통 전극(600)의 제4 연결 영역(601)과 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)을 연결하는 제3 직선 패턴부(703')를 포함하며, 상기 제1 직선 배선부(701')와 상기 제2 직선 패턴부(702')와 상기 제3 직선 패턴부(703')는 상기 제4 연결 영역(601)에서 연결되어 있다. 본 실시예에서 있어서도, 패턴 배선층(700')은 하부의 지지층(800)에 접하여 지지된다.
[242]
도 41은 D-3 실시예를 보여주며, 도 41를 참조하면, 패턴 배선층(700")은 대략 "ㅁ"형태로 형성되며, 제1 버티컬 엘이디 칩(200)의 제1 연결 영역(201)과 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)을 연결하는 제1 직선 패턴부(701")와, 상기 제2 버티컬 엘이디 칩(300)의 제2 연결 영역(301)에서 상기 제1 직선 패턴부(701")의 단부와 연결되고 상기 제2 연결 영역(301)과 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)을 연결하는 직선형 제2 직선 패턴부(702")와, 상기 제3 버티컬 엘이디 칩(400)의 제3 연결 영역(401)에서 상기 제2 직선 패턴부(701")의 단부와 연결되고 상기 제3 연결 영역(401)과 상기 공통 전극(600)의 제4 연결 영역(601)을 연결하는 제3 직선 패턴부(703")와, 상기 제4 연결 영역(601)에서 상기 제3 직선 패턴부(703")의 단부와 연결되며 상기 제4 연결 영역(601)과 상기 제1 연결 영역(201)을 연결하는 제4 직선 패턴부(704")를 포함한다.
[243]
패턴 배선층(700, 700'또는 700")이 도 39, 도 40 또는 도 41에 도시된 것과 같이 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400) 및 상기 공통 전극(600)의 코너 영역들에 연결되어 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)의 코너를 제외한 나머지 영역들을 가리지 않도록 형성됨으로써, 발광 효율을 보다 더 높일 수 있다.

청구범위

[청구항 1]
제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드가 형성된 마운트 기판; 하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제1 버티컬 엘이디 칩; 하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제2 버티컬 엘이디 칩; 하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제3 버티컬 엘이디 칩; 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 전기적으로 연결되는 도전성 광 투과판; 및 상기 도전성 광 투과판과 상기 제4 전극패드를 연결하는 전도체를 포함하며, 상기 제 1 전극패드, 상기 제 2 전극패드 및 상기 제 3 전극패드 각각을 통해 또는 상기 제4 전극패드를 통해, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 각각으로 개별 구동 전원이 인가되는 것을 특징으로 하는 발광소자.
[청구항 2]
청구항 1에 있어서, 상기 제4 전극패드는 상기 개별 구동 전원의 공통 입력단이거나 또는 공통 출력단인 것을 특징으로 하는 발광소자.
[청구항 3]
청구항 1에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩은 각각 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩인 것을 특징으로 하는 발광소자.
[청구항 4]
청구항 1에 있어서, 상기 도전성 광 투과판은 ITO(Indium Tin Oxide)를 포함하는 것을 특징으로 하는 발광소자.
[청구항 5]
청구항 1에 있어서, 상기 도전성 광 투과판은 광 투과판 모재와 상기 광 투과판 모재에 형성된 ITO(Indium Tin Oxide) 패턴을 포함하는 것을 특징으로 하는 발광소자.
[청구항 6]
청구항 1에 있어서, 상기 마운트 기판과 상기 도전성 광 투과판 사이에 채워지는 전기 절연성 언더필을 더 포함하는 것을 특징으로 하는 발광소자.
[청구항 7]
청구항 1에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 하부는 서로 반대되는 전기 극성을 갖는 것을 특징으로 하는 발광소자.
[청구항 8]
청구항 7에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 각각은 상기 하부와 상기 상부 사이에 n형 반도체층, 활성층 및 p형 반도체층을 포함하는 것을 특징으로 하는 발광소자.
[청구항 9]
청구항 1에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 중 적어도 하나는 반도체층 성장 기판이 제거된 면을 상부에 포함하는 것을 특징으로 하는 발광소자.
[청구항 10]
청구항 1에 있어서, 상기 도전성 광 투과판의 하부에 배치되며, 상기 제1 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 상기 제2 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 및 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체 사이에 배치되는, 저항 소자들을 더 포함하는 것을 특징으로 하는 발광소자.
[청구항 11]
청구항 1에 있어서, 상기 제1 버티컬 엘이디 칩과 상기 제2 버티컬 엘이디 칩 사이의 간격은 상기 제2 버티컬 엘이칩과 상기 제 3 버티컬 엘이디 칩 사이의 간격과 같은 것을 특징으로 하는 발광소자.
[청구항 12]
다수의 패드 그룹을 포함하고, 패드 그룹 각각이 제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드를 포함하는 마운트 기판을 준비하는 단계; 하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 다수의 제1 버티컬 엘이디 칩을 실장하는 단계; 하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 다수의 제2 버티컬 엘이디 칩을 실장하는 단계; 하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 다수의 제3 버티컬 엘이디 칩을 실장하는 단계; 다수의 전도체 각각을 상기 제4 전극패드와 연결되도록 상기 마운트 기판에 설치하는 단계; 및 도전성 광 투과판을 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩, 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체의 상면에 부착시켜 패널을 제작하는 단계; 및 상기 패널을 패드 그룹 단위로 절단하는 단계를 포함하는 발광소자 제조방법.
[청구항 13]
청구항 12에 있어서, 상기 제1 버티컬 엘이디 칩을 실장하는 단계는, 사파이어 기판과 사파이어 기판면에 형성된 다수의 제1 버티컬 엘이디 칩을 포함하는 제1 웨이퍼를 준비하는 단계와, 상기 다수의 제1 버티컬 엘이디 칩 각각의 하부를 상기 다수의 제1 전극패드에 본딩하는 단계와, 상기 다수의 제1 버티컬 엘이디 칩으로부터 상기 사파이어 기판을 LLO 공정으로 제거하는 단계를 포함하는 것을 특징으로 하는 발광소자 제조방법.
[청구항 14]
청구항 13에 있어서, 상기 제2 버티컬 엘이디 칩을 실장하는 단계는, 사파이어 기판과 사파이어 기판면에 형성된 다수의 제2 버티컬 엘이디 칩을 포함하는 제2 웨이퍼를 준비하는 단계와, 상기 다수의 하부 전극을 상기 다수의 제2 전극패드에 본딩하는 단계와, 상기 다수의 제2 버티컬 엘이디 칩으로부터 상기 사파이어 기판을 LLO 공정으로 제거하는 단계를 포함하는 것을 특징으로 하는 발광소자 제조방법.
[청구항 15]
다수의 패드 그룹이 행렬 배열로 어레이되고, 패드 그룹 각각이 제1 전극패드, 제2 전극패드, 제3 전극패드 및 제4 전극패드를 포함하는 마운트 기판; 상기 마운트 기판의 상부에 이격되어 위치하고, 행렬 배열된 다수의 전극 패턴이 형성된 광 투과판; 및 상기 마운트 기판과 상기 광 투과판 사이에 위치하며, 행렬 배열로 어레이된 다수의 픽셀 유닛을 포함하며, 상기 픽셀 유닛 각각은, 하부가 상기 제1 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제1 버티컬 엘이디 칩과, 하부가 상기 제2 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제2 버티컬 엘이디 칩과, 하부가 상기 제3 전극패드와 연결되도록 상기 마운트 기판에 실장되는 제3 버티컬 엘이디 칩과, 하부가 상기 제4 전극패드와 연결되도록 상기 마운트 기판에 제공되는 전도체를 포함하며, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체의 상부는 공통적으로 상기 다수의 전극 패턴 중 하나의 전극 패턴에 공통적으로 연결되며, 상기 픽셀 유닛으로부터 나온 광의 색이 변화되도록, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩이 개별 제어되는 것을 특징으로 하는 엘이디 디스플레이 장치.
[청구항 16]
청구항 15에 있어서, 상기 다수의 전극 패턴은 광 투과성을 갖는 것을 특징으로 하는 엘이디 디스플레이 장치.
[청구항 17]
청구항 15에 있어서, 상기 다수의 전극 패턴은 광 투과판 모재의 일면에 형성된 ITO(Indium Tin Oxide)로 이루어진 것을 특징을 하는 엘이디 디스플레이 장치.
[청구항 18]
청구항 15에 있어서, 상기 마운트 기판은 TFT 기판인 것을 특징으로 하는 엘이디 디스플레이 장치.
[청구항 19]
청구항 15에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩은 각각 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩인 것을 특징으로 하는 엘이디 디스플레이 장치.
[청구항 20]
청구항 15에 있어서, 상기 마운트 기판과 상기 광 투과판 사이에 채워지는 전기 절연성 언더필을 더 포함하는 것을 특징으로 하는 엘이디 디스플레이 장치.
[청구항 21]
청구항 15에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩의 상부와 하부는 서로 반대되는 전기 극성을 갖는 것을 특징으로 하는 엘이디 디스플레이 장치.
[청구항 22]
청구항 21에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 각각은 상기 하부와 상기 상부 사이에 n형 반도체층, 활성층 및 p형 반도체층을 포함하는 것을 특징으로 하는 엘이디 디스플레이 장치.
[청구항 23]
청구항 15에 있어서, 상기 제1 버티컬 엘이디 칩, 상기 제2 버티컬 엘이디 칩 및 상기 제3 버티컬 엘이디 칩 중 적어도 하나는 반도체층 성장 기판이 제거된 면을 상부에 포함하는 것을 특징으로 하는 엘이디 디스플레이 장치.
[청구항 24]
청구항 15에 있어서, 상기 광 투과판의 하부에 배치되며, 상기 제1 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 상기 제2 버티컬 엘이디 칩의 상부와 상기 전도체 사이, 및 상기 제3 버티컬 엘이디 칩의 상부와 상기 전도체 사이에 배치되는, 저항 소자들을 더 포함하는 것을 특징으로 하는 엘이디 디스플레이 장치.
[청구항 25]
청구항 15에 있어서, 상기 픽셀 유닛 각각의 내에서 상기 제1 버티컬 엘이디 칩과 상기 제2 버티컬 엘이디 칩 사이의 간격은 상기 제2 버티컬 엘이칩과 상기 제 3 버티컬 엘이디 칩 사이의 간격과 같은 것을 특징으로 하는 엘이디 디스플레이 장치.

도면

[도1a]

[도1b]

[도2]

[도3]

[도4]

[도5]

[도6]

[도7]

[도8]

[도9]

[도10]

[도11]

[도12]

[도13]

[도14]

[도15]

[도16]

[도17]

[도18]

[도19]

[도20]

[도21]

[도22]

[도23]

[도24]

[도25]

[도26]

[도27]

[도28]

[도29]

[도30]

[도31]

[도32]

[도33]

[도34]

[도35]

[도36]

[도37]

[도38]

[도39]

[도40]

[도41]