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1. (WO2019044705) 半導体装置及びその製造方法
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国際公開番号: WO/2019/044705 国際出願番号: PCT/JP2018/031369
国際公開日: 07.03.2019 国際出願日: 24.08.2018
IPC:
H01L 21/822 (2006.01) ,H01L 27/04 (2006.01) ,H01L 27/10 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
10
複数の個々の構成部品を反復した形で含むもの
出願人:
国立大学法人静岡大学 NATIONAL UNIVERSITY CORPORATION SHIZUOKA UNIVERSITY [JP/JP]; 静岡県静岡市駿河区大谷836 836, Ohya, Suruga-ku, Shizuoka-shi, Shizuoka 4228529, JP
発明者:
丹沢 徹 TANZAWA Toru; JP
代理人:
長谷川 芳樹 HASEGAWA Yoshiki; JP
諏澤 勇司 SUZAWA Yuji; JP
優先権情報:
2017-16881401.09.2017JP
発明の名称: (EN) SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD FOR SAME
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET SON PROCÉDÉ DE FABRICATION
(JA) 半導体装置及びその製造方法
要約:
(EN) A nonvolatile memory device 1 comprises: a semiconductor substrate 3; a memory array area 5 having a plurality of memory cells 13, a plurality of straight word lines 11 which follow along a plane at a height h1 above the semiconductor substrate 3, and a plurality of straight bit lines 15 which are formed along a plane at a height h2 above the semiconductor substrate 3 in the direction intersecting with the word lines 11, wherein the plurality of memory cells 13 are provided between the plurality of bit lines 15 and intersections 17 at which the plurality of word lines 11 and the plurality of bit lines 15 respectively intersect; and a periphery circuit area 7 having a plurality of straight linear electrodes 19 formed along the plane at the height h1 above the semiconductor substrate 3, a plurality of straight linear electrodes 21 formed in a direction intersecting with the linear electrodes 19 along the plane at the height h2 above the semiconductor substrate 3, and insulating bodies 23 positioned at least between the linear electrodes 19 and the linear electrodes 21.
(FR) Cette invention concerne un dispositif de mémoire non volatile (1), comprenant : un substrat semi-conducteur (3) ; une zone de matrice de mémoire (5) ayant une pluralité de cellules de mémoire (13), une pluralité de lignes de mots droites (11) qui suivent un plan à une hauteur (h1) au-dessus du substrat semi-conducteur (3), et une pluralité de lignes de bit droites (15) qui sont formées le long d'un plan à une hauteur (h2) au-dessus du substrat semi-conducteur (3) dans la direction croisant les lignes de mots (11), la pluralité de cellules de mémoire (13) étant disposées entre la pluralité de lignes de bits (15) et des intersections (17) auxquelles la pluralité de lignes de mots (11) et la pluralité de lignes de bits (15) se croisent respectivement ; et une zone de circuit périphérique (7) ayant une pluralité d'électrodes linéaires droites (19) formées le long du plan à la hauteur (h1) au-dessus du substrat semi-conducteur (3), une pluralité d'électrodes linéaires droites (21) formées dans une direction croisant les électrodes linéaires (19) le long du plan à la hauteur (h2) au-dessus du substrat semi-conducteur (3), et des corps isolants (23) positionnés au moins entre les électrodes linéaires (19) et les électrodes linéaires (21).
(JA) 不揮発性メモリ装置1は、半導体基板3と、半導体基板3上の高さh1の面に沿って直線状の複数のワード線11、半導体基板3上の高さh2の面に沿ってワード線11に交差する方向に形成された直線状の複数のビット線15、及び複数のワード線11のそれぞれにおける複数のビット線15との交差部17と、複数のビット線15のそれぞれとの間に設けられた複数のメモリセル13を有するメモリアレイ領域5と、半導体基板3上の高さh1の面に沿って形成された直線状の複数の線状電極19、半導体基板3上の高さh2の面に沿って線状電極19に交差する方向に形成された直線状の複数の線状電極21、及び線状電極19と線状電極21との間に少なくとも配置された絶縁体23を有する周辺回路領域7とを備える。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)