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1. (WO2019044301) 半導体装置、電子機器及び半導体装置の製造方法
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国際公開番号: WO/2019/044301 国際出願番号: PCT/JP2018/028118
国際公開日: 07.03.2019 国際出願日: 26.07.2018
IPC:
H01L 21/336 (2006.01) ,H01L 29/78 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
出願人:
ソニーセミコンダクタソリューションズ株式会社 SONY SEMICONDUCTOR SOLUTIONS CORPORATION [JP/JP]; 神奈川県厚木市旭町四丁目14番1号 4-14-1, Asahi-cho, Atsugi-shi, Kanagawa 2430014, JP
発明者:
江尻 洋一 EJIRI, Hirokazu; JP
代理人:
特許業務法人酒井国際特許事務所 SAKAI INTERNATIONAL PATENT OFFICE; JP
優先権情報:
2017-16681631.08.2017JP
発明の名称: (EN) SEMICONDUCTOR DEVICE, ELECTRONIC DEVICE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR, DISPOSITIF ÉLECTRONIQUE ET PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEUR
(JA) 半導体装置、電子機器及び半導体装置の製造方法
要約:
(EN) [Problem] To provide a semiconductor device, electronic device, and method for manufacturing a semiconductor device in which the effect due to RTN is reduced regardless of the shape of a gate electrode. [Solution] A semiconductor device provided with: a substrate having an element region, which includes a source region and a drain region and in which a channel region is present between the source region and the drain region, and element separation regions provided at least on two sides with respect to a direction orthogonal to the direction in which the source region, channel region, and drain region are arranged; a gate insulation film provided at least on the element region of the substrate from one side to the other side of the element separation regions; and a gate electrode provided on the gate insulation film. The gate insulation film includes an impurity. The impurity concentration in boundary regions, which include the boundaries between the element region and the element separation regions, differs from the impurity concentration in the center region of the gate insulation film.
(FR) Le problème décrit par la présente invention est d'obtenir un dispositif à semi-conducteur, un dispositif électronique et un procédé de fabrication d'un dispositif à semi-conducteur permettant de réduire l'effet causé par un RTN indépendamment de la forme d'une électrode grille. La solution selon l'invention porte sur un dispositif à semi-conducteur comprenant : un substrat présentant une région d'élément, qui comporte une zone de source et une zone de drain, une zone de canal étant ménagée entre la zone de source et la zone de drain, et des régions de séparation d'élément placées au moins sur deux côtés par rapport à une direction orthogonale à la direction dans laquelle la zone de source, la zone de canal, et la zone de drain sont disposées; un film d'isolation de grille placé au moins sur la région d'élément du substrat d'un côté à l'autre côté des régions de séparation d'élément; et une électrode de grille placée sur le film d'isolation de grille. Le film d'isolation de grille contient une impureté. La concentration en impuretés dans les régions de délimitation, qui comprennent les délimitations entre la région d'élément et les régions de séparation d'élément, diffère de la concentration en impuretés dans la région centrale du film d'isolation de grille.
(JA) 【課題】ゲート電極の形状にとらわれることなく、RTNによる影響を低減させる半導体装置、電子機器及び半導体装置の製造方法を提供する。 【解決手段】ソース領域及びドレイン領域を含み、前記ソース領域及び前記ドレイン領域の間にチャネル領域が存在する素子領域と、前記ソース領域、前記チャネル領域及び前記ドレイン領域が配列する方向と直交する方向の両側に少なくとも設けられた素子分離領域を有する基板と、前記素子分離領域の一側から他側に亘って前記基板の前記素子領域上に少なくとも設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、を備え、前記ゲート絶縁膜は、不純物を含み、前記素子領域及び前記素子分離領域の境界上を含む境界領域の前記不純物濃度は、前記ゲート絶縁膜の中央領域の前記不純物濃度と異なる、半導体装置
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)