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1. (WO2019044209) 半導体装置及び電子機器
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国際公開番号: WO/2019/044209 国際出願番号: PCT/JP2018/026529
国際公開日: 07.03.2019 国際出願日: 13.07.2018
IPC:
H01L 21/329 (2006.01) ,H01L 21/02 (2006.01) ,H01L 21/822 (2006.01) ,H01L 27/04 (2006.01) ,H01L 27/06 (2006.01) ,H01L 27/146 (2006.01) ,H01L 29/861 (2006.01) ,H01L 29/868 (2006.01) ,H01L 29/87 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
328
バイポーラ型の装置,例.ダイオード,トランジスタ,サイリスタ,の製造のための多段階工程
329
装置が1つまたは2つの電極からなるもの,例.ダイオード
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
77
1つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理
78
複数の別個の装置に基板を分割することによるもの
82
それぞれが複数の構成部品からなる装置,例.集積回路の製造
822
基板がシリコン技術を用いる半導体であるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
02
整流,発振,増幅またはスイッチングに特に適用される半導体構成部品を含むものであり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁を有する集積化された受動回路素子を含むもの
04
基板が半導体本体であるもの
06
複数の個々の構成部品を反復しない形で含むもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
27
1つの共通基板内または上に形成された複数の半導体構成部品または他の固体構成部品からなる装置
14
赤外線,可視光,短波長の電磁波または粒子線輻射に感応する半導体構成部品で,これらの輻射線エネルギーを電気的エネルギーに変換するかこれらの輻射線によって電気的エネルギーを制御するかのどちらかに特に適用されるもの
144
輻射線によって制御される装置
146
固体撮像装置構造
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
86
整流,増幅,発振またはスイッチされる電流を流す1つ以上の電極に電流または電圧のみの変化のみを与えることにより制御可能なもの
861
ダイオード
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
86
整流,増幅,発振またはスイッチされる電流を流す1つ以上の電極に電流または電圧のみの変化のみを与えることにより制御可能なもの
861
ダイオード
868
PINダイオード
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
86
整流,増幅,発振またはスイッチされる電流を流す1つ以上の電極に電流または電圧のみの変化のみを与えることにより制御可能なもの
861
ダイオード
87
サイリスタダイオード,例.ショックレーダイオード,ブレイクオーバーダイオード
出願人:
ソニーセミコンダクタソリューションズ株式会社 SONY SEMICONDUCTOR SOLUTIONS CORPORATION [JP/JP]; 神奈川県厚木市旭町四丁目14番1号 4-14-1, Asahi-cho, Atsugi-shi, Kanagawa 2430014, JP
発明者:
岡野 仁志 OKANO, Hitoshi; JP
代理人:
特許業務法人酒井国際特許事務所 SAKAI INTERNATIONAL PATENT OFFICE; JP
優先権情報:
2017-16561930.08.2017JP
発明の名称: (EN) SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR ET DISPOSITIF ÉLECTRONIQUE
(JA) 半導体装置及び電子機器
要約:
(EN) [Problem] To provide a semiconductor device which is capable of withstanding a higher voltage with more efficient area occupation. [Solution] A semiconductor device which is provided with: a first conductivity type layer into which an impurity of a first conductivity type is introduced; a second conductivity type layer into which an impurity of a second conductivity type is introduced, said impurity of a second conductivity type having a polarity that is different from the polarity of the impurity of a first conductivity type; and an intermediate layer which is sandwiched between the first conductivity type layer and the second conductivity type layer, and which does not contain the impurity of a first conductivity type or the impurity of a second conductivity type, or alternatively has a concentration of the impurity of a first conductivity type or the impurity of a second conductivity type lower than the concentration of the impurity of the first conductivity type layer or the second conductivity type layer. This semiconductor device is configured such that the first conductivity type layer, the intermediate layer and the second conductivity type layer are laminated within a semiconductor substrate in the thickness direction of the semiconductor substrate.
(FR) Le problème décrit par la présente invention est de fournir un dispositif à semi-conducteur qui est capable de supporter une tension plus élevée avec une occupation de zone plus efficace. La solution selon l'invention concerne un dispositif à semi-conducteur qui comprend : une couche de premier type de conductivité dans laquelle une impureté d'un premier type de conductivité est introduite; une couche de second type de conductivité dans laquelle une impureté d'un second type de conductivité est introduite, ladite impureté d'un second type de conductivité ayant une polarité qui est différente de la polarité de l'impureté d'un premier type de conductivité; et une couche intermédiaire qui est prise en sandwich entre la couche de premier type de conductivité et la couche de second type de conductivité, et qui ne contient pas l'impureté d'un premier type de conductivité ou l'impureté d'un second type de conductivité, ou en variante présente une concentration de l'impureté d'un premier type de conductivité ou de l'impureté d'un second type de conductivité inférieure à la concentration de l'impureté de la couche de premier type de conductivité ou de la couche de second type de conductivité. Ce dispositif à semi-conducteur est configuré de telle sorte que la couche de premier type de conductivité, la couche intermédiaire et la couche de second type de conductivité sont stratifiées à l'intérieur d'un substrat semi-conducteur dans la direction de l'épaisseur du substrat semi-conducteur.
(JA) 【課題】より効率的な占有面積で、より高電圧に耐えられる半導体装置を提供する。 【解決手段】第1導電型不純物が導入された第1導電型層と、前記第1導電型不純物と極性が異なる第2導電型不純物が導入された第2導電型層と、前記第1導電型層及び前記第2導電型層に挟持され、前記第1導電型不純物又は前記第2導電型不純物を含まない、又は前記第1導電型不純物又は前記第2導電型不純物の濃度が前記第1導電型層及び第2導電型層よりも低い中間層と、を備え、前記第1導電型層、前記中間層及び前記第2導電型層は、半導体基板の内部に前記半導体基板の厚み方向に積層されて設けられる、半導体装置。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)