このアプリケーションの一部のコンテンツは現時点では利用できません。
このような状況が続く場合は、にお問い合わせくださいフィードバック & お問い合わせ
1. (WO2019042052) SEMICONDUCTOR DEVICE
国際事務局に記録されている最新の書誌情報第三者情報を提供

国際公開番号: WO/2019/042052 国際出願番号: PCT/CN2018/097167
国際公開日: 07.03.2019 国際出願日: 26.07.2018
IPC:
H01L 29/73 (2006.01) ,H01L 29/739 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
70
バイポーラ装置
72
トランジスタ型装置,すなわち,供給される制御信号に連続的に応答できるもの
73
バイポーラ接合トランジスタ
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
70
バイポーラ装置
72
トランジスタ型装置,すなわち,供給される制御信号に連続的に応答できるもの
739
電界効果により制御されるもの
出願人:
昆仑芯电子科技(深圳)有限公司 KUNLUNCHIP ELECTRONIC TECHNOLOGY (SHENZHEN) CO., LTD. [CN/CN]; 中国广东省深圳市 福田区福保街道菩提路68号金桂大厦A座三楼368B Room 368 B, Floor 3, Block A, Jingui Mansion 68 Puti Road, Fubao Subdistrict, Futian District Shenzhen, Guangdong 518000, CN
発明者:
吕信江 LYU, Xinjiang; CN
代理人:
广州市天河区倪律专利代理事务所(普通合伙) WINGUAN PATENT AND TRADEMARK ATTORNEYS; 中国广东省广州市 天河区思成路23号607 607, 23 Sicheng Road, Tianhe District Guangzhou, Guangdong 510663, CN
優先権情報:
201710757159.129.08.2017CN
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR
(ZH) 一种半导体器件
要約:
(EN) A semiconductor device, comprising at least one cell. The structure of any cell comprises: an N-type substrate; at least one first groove unit and at least one second groove unit provided at one side of the N-type substrate; at least one P-type semiconductor region provided at the other side of the N-type substrate, the P-type semiconductor region being an anode region; at least one N-type current-carrier barrier region; and at least one P-type electric field shielding region. The purpose of the present invention is to provide a semiconductor device, which has a novel cell structure to obtain: a large safe operating area; an anti-short circuit capability; a function of eliminating a parasitic thyristor; low gate to collector charge (QGC) to obtain the highest anti-dv/dt capability; enhancement on conductivity modulation at an emitter side to obtain large electric current density and low forward voltage drop; small turn-off loss; and low process complexity.
(FR) L'invention concerne un dispositif à semi-conducteur comprenant au moins une cellule. La structure de n'importe quelle cellule comprend : un substrat de type N ; au moins une première unité de rainure et au moins une seconde unité de rainure disposées sur un côté du substrat de type N ; au moins une région semi-conductrice de type P disposée sur l'autre côté du substrat de type N, la région semi-conductrice de type P étant une région d'anode ; au moins une région de barrière de porteur de courant de type N ; et au moins une région de blindage de champ électrique de type P. Le but de la présente invention est de fournir un dispositif à semi-conducteur, qui a une nouvelle structure de cellule pour obtenir : une grande zone de fonctionnement sûre ; une capacité anti court-circuit ; une fonction d'élimination d'un thyristor parasite ; une charge grille à collecteur faible (QGC) pour obtenir la capacité anti-dv/dt la plus élevée ; l'amélioration de la modulation de conductivité au niveau d'un côté émetteur pour obtenir une grande densité de courant électrique et une faible chute de tension directe ; une faible perte de mise hors service ; et une faible complexité de traitement.
(ZH) 一种半导体器件,包括至少一个元胞,且任意一个元胞的结构包括:N型基底;在N型基底的一侧包含至少一个第一槽单元和至少一个第二槽单元;在N型基底的另一侧包含至少一个P型半导体区,P型半导体区称为阳极区;至少一个N型载流子势垒区;至少一个P型电场屏蔽区。本发明的目的在于提出一种半导体器件,该半导体器件具有新型的元胞结构,以获得:大的安全工作区;抗短路能力;消除寄生晶闸管的作用;低栅-集电极电荷(QGC)以获得最大的抗dv/dt能力;增加发射极侧电导调制,以获得较大的电流密度和极低的导通压降;较小的关断损耗;较低的工艺复杂性。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 中国語 (ZH)
国際出願言語: 中国語 (ZH)