このアプリケーションの一部のコンテンツは現時点では利用できません。
このような状況が続く場合は、にお問い合わせくださいフィードバック & お問い合わせ
1. (WO2019041890) METHOD FOR FORMING THREE-DIMENSIONAL INTEGRATED WIRING STRUCTURE AND SEMICONDUCTOR STRUCTURE THEREOF
国際事務局に記録されている最新の書誌情報    第三者情報を提供

国際公開番号: WO/2019/041890 国際出願番号: PCT/CN2018/087102
国際公開日: 07.03.2019 国際出願日: 16.05.2018
IPC:
H01L 21/768 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
71
グループ21/70で限定された装置の特定部品の製造
768
装置内の別個の構成部品間に電流を流すため使用する相互接続を適用するもの
出願人:
YANGTZE MEMORY TECHNOLOGIES CO., LTD. [CN/CN]; Room 7018, No.18, Huaguang Road, Guandong Science and Technology Industrial Park East Lake High-Tech Development Zone Wuhan, Hubei 430074, CN
発明者:
ZHU, Jifeng; CN
CHEN, Jun; CN
HU, Siping; CN
LU, Zhenyu; CN
代理人:
NTD UNIVATION INTELLECTUAL PROPERTY AGENCY LTD.; 10th Floor, Tower C, Beijing Global Trade Center 36 North Third Ring Road East, Dongcheng District Beijing 100013, CN
優先権情報:
201710775893.031.08.2017CN
発明の名称: (EN) METHOD FOR FORMING THREE-DIMENSIONAL INTEGRATED WIRING STRUCTURE AND SEMICONDUCTOR STRUCTURE THEREOF
(FR) PROCÉDÉ DE FORMATION D'UNE STRUCTURE DE CÂBLAGE INTÉGRÉ TRIDIMENSIONNELLE ET STRUCTURE SEMI-CONDUCTRICE ASSOCIÉE
要約:
(EN) Embodiments of methods and structures for forming a 3D integrated wiring structure are disclosed. The method can include forming a dielectric layer in a contact hole region at a front side of a first substrate; forming a semiconductor structure at the front side of the first substrate and the semiconductor structure having a first conductive contact, forming a recess at a backside of the first substrate to expose at least a portion of the dielectric layer; and forming a second conductive layer above the exposed dielectric layer to connect the first conductive contact. The 3D integrated wiring structure can include a first substrate having a contact hole region; a dielectric layer disposed in the contact hole region; a semiconductor structure formed at the front side of the first substrate, having a first conductive contact; a recess formed at the backside of the first substrate to expose at least a portion of the dielectric layer; and a second conductive layer above the exposed dielectric layer.
(FR) L'invention concerne des modes de réalisation de procédés et de structures pour former une structure de câblage intégré 3D. Le procédé peut comprendre la formation d'une couche diélectrique dans une région de trou de contact au niveau d'un côté avant d'un premier substrat; la formation d'une structure semi-conductrice sur le côté avant du premier substrat et la structure semi-conductrice ayant un premier contact conducteur, la formation d'un évidement au niveau d'un côté arrière du premier substrat pour exposer au moins une partie de la couche diélectrique; et la formation d'une seconde couche conductrice au-dessus de la couche diélectrique exposée pour connecter le premier contact conducteur. La structure de câblage intégré 3D peut comprendre un premier substrat ayant une région de trou de contact; une couche diélectrique disposée dans la région de trou de contact; une structure semi-conductrice formée sur le côté avant du premier substrat, ayant un premier contact conducteur; un évidement formé au niveau de la face arrière du premier substrat pour exposer au moins une partie de la couche diélectrique; et une seconde couche conductrice au-dessus de la couche diélectrique exposée.
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 英語 (EN)
国際出願言語: 英語 (EN)