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1. (WO2019039488) コンバータ
Document

明 細 書

発明の名称 コンバータ

技術分野

0001  

背景技術

0002  

先行技術文献

特許文献

0003  

発明の概要

発明が解決しようとする課題

0004   0005  

課題を解決するための手段

0006   0007   0008   0009  

発明の効果

0010  

図面の簡単な説明

0011  

発明を実施するための形態

0012   0013   0014   0015   0016   0017   0018   0019   0020   0021   0022   0023   0024   0025   0026   0027   0028   0029   0030   0031   0032   0033   0034   0035   0036   0037   0038   0039   0040   0041   0042   0043   0044   0045   0046   0047   0048   0049   0050   0051   0052   0053   0054   0055   0056   0057   0058   0059   0060   0061   0062   0063   0064   0065   0066   0067   0068   0069   0070  

符号の説明

0071  

請求の範囲

1   2   3   4  

図面

1   2   3   4   5   6   7   8   9  

明 細 書

発明の名称 : コンバータ

技術分野

[0001]
 本発明は、ソフトスイッチングを行うコンバータに関する。

背景技術

[0002]
 DC-DCコンバータなどの電力変換装置では、スイッチング損失を低減して、高効率で電力伝送を行うため、また、ノイズを低減して、スイッチングサージを抑えて、耐圧の低い安価な素子を用いるために、ゼロボルトスイッチング(以下、ZVSと言う)が用いられている。特許文献1には、1次側直流電圧と2次側直流電圧の電圧差が大きい場合に、ZVS動作を成立させて、高効率な電力伝送を可能としたDC-DCコンバータが開示されている。特許文献1に記載のDC-DCコンバータでは、1次側および2次側それぞれで電力を検出し、それら2つの電力差が最小となるように、1次側スイッチのデューティと2次側スイッチのデューティとを増減させている。これにより、ZVS動作が成立するようにしている。

先行技術文献

特許文献

[0003]
特許文献1 : 特開2016-012970号公報

発明の概要

発明が解決しようとする課題

[0004]
 特許文献1では、1次側スイッチおよび2次側スイッチそれぞれを、デューティ制御している。この場合、オンデューティが短いと、ZVSをするために十分な電流を流すことができないことがある。その結果、スイッチング損失が増大し、電力伝送効率が低下するおそれがある。
[0005]
 そこで、本発明は、ZVSに必要な電流を確保して、ZVS動作を行い、スイッチング損失を低減するコンバータを提供することを目的とする。

課題を解決するための手段

[0006]
 上記課題を解決するため、本願の第1発明のコンバータは、寄生容量であるキャパシタ、または、並列接続された外付けの4つのキャパシタを含む第1フルブリッジ回路と、寄生容量であるキャパシタ、または、並列接続された外付けの4つのキャパシタを含む第2フルブリッジ回路と、前記第1フルブリッジ回路に接続された第1巻線と、前記第1巻線と磁界結合し、前記第2フルブリッジ回路に接続された第2巻線とを有するトランスと、前記第1巻線または前記第2巻線に直列接続されたインダクタンス成分と、前記第1フルブリッジ回路および前記第2フルブリッジ回路それぞれをソフトスイッチング制御して、指令値に応じて出力電力を調整させる制御回路と、を備え、前記制御回路は、スイッチング素子のターンオンとターンオフとの切り替えタイミングで、前記トランスおよび前記インダクタンス成分の等価インダクタに流れるインダクタ電流が、閾値電流以上となるように、前記第1巻線側の電圧、および、前記第2巻線側の電圧の駆動角周波数を変更する。
[0007]
 本願の第2発明は、第1発明のコンバータであって、前記制御回路は、前記指令値に応じて目標電力を設定し、前記目標電力に出力電力を追従させる追従過程において、前記目標電力に基づいて駆動角周波数を変更する。
[0008]
 本願の第3発明は、第1発明または第2発明のコンバータであって、前記第1フルブリッジ回路は、第1スイッチング素子および第2スイッチング素子が直列接続された第1レグと、第3スイッチング素子および第4スイッチング素子が直列接続された第2レグとを有し、前記第2フルブリッジ回路は、第5スイッチング素子および第6スイッチング素子が直列接続された第3レグと、第7スイッチング素子および第8スイッチング素子が直列接続された第4レグとを有し、前記制御回路は、前記第1~前記第8スイッチング素子のスイッチング周波数および駆動角周波数の少なくともいずれか一方を変更する。
[0009]
 本願の第4発明は、第1発明から第3発明までのコンバータであって、前記第1フルブリッジ回路に第1直流電源が接続され、前記第2フルブリッジ回路に第2直流電源が接続され、前記目標値をP 、前記駆動角周波数をω、前記第1直流電源の電源電圧をVx、前記第2直流電源の電源電圧をVy、前記等価インダクタのインダクタンスをL、前記第1巻線側の電圧と、前記第2巻線側の電圧との位相差に相当する時間差をtd、前記トランスの巻線比をnで表した場合、ω=π/td(1-(P ・L)/(n・Vx・Vy・td))を満たす。

発明の効果

[0010]
 本願の第1発明~第4発明によれば、駆動角周波数を調整することで、インダクタ電流が適正に確保され、各スイッチング素子のZVSを実現できる。

図面の簡単な説明

[0011]
[図1] 実施形態に係るDC-DCコンバータの回路図である。
[図2] 各スイッチング素子のオンオフのタイミングチャートである。
[図3] DC-DCコンバータでの電流経路を説明するための図である。
[図4] DC-DCコンバータでの電流経路を説明するための図である。
[図5] DC-DCコンバータでの電流経路を説明するための図である。
[図6] V1(t1)≠V2(t2)の場合のインダクタ電流の波形を示す図である。
[図7] 第1制御と第2制御とを説明するための図である。
[図8] 第1制御での電圧およびインダクタ電流の波形を示す図である。
[図9] 第2制御での電圧およびインダクタ電流の波形を示す図である。

発明を実施するための形態

[0012]
 以下、本発明の実施形態について、図面を参照しつつ説明する。以下では、本発明の「コンバータ」について、DC-DCコンバータを例に挙げて説明する。
[0013]
 <1.DC-DCコンバータの回路構成>
 図1は、本実施形態に係るDC-DCコンバータ1の回路図である。
[0014]
 以下、本発明の実施形態について、図面を参照しつつ説明する。以下では、本発明の「コンバータ」について、DC-DCコンバータを例に挙げて説明する。
[0015]
 <1.DC-DCコンバータの回路構成>
 図1は、本実施形態に係るDC-DCコンバータ1の回路図である。
[0016]
 DC-DCコンバータ1は、一対の入出力端子IO11および入出力端子IO12と、一対の入出力端子IO21および入出力端子IO22と、を備える。入出力端子IO11、IO12には、直流電源E1が接続されている。入出力端子IO21、IO22には、直流電源E2が接続されている。DC-DCコンバータ1は、入出力端子IO11、IO12から入力される、直流電源E1の電源電圧を変圧し、入出力端子IO21、IO22から出力する。また、DC-DCコンバータ1は、入出力端子IO21、IO22から入力される、直流電源E2の電源電圧を変圧し、入出力端子IO11、IO12から出力する。つまり、DC-DCコンバータ1は、双方向に電力伝送が可能なコンバータである。
[0017]
 DC-DCコンバータ1は、第1フルブリッジ回路10と、第2フルブリッジ回路20と、トランスTと、を備えている。
[0018]
 トランスTは、第1巻線n1と、第2巻線n2とを備えている。第1巻線n1と第2巻線n2とは磁気結合する。第1巻線n1は、第1フルブリッジ回路10を介して、入出力端子IO11、IO12に接続されている。第2巻線n2は、第2フルブリッジ回路20を介して、入出力端子IO21、IO22に接続されている。
[0019]
 第1フルブリッジ回路10は、スイッチング素子Q11と、スイッチング素子Q12とが直列接続された第1レグと、スイッチング素子Q13と、スイッチング素子Q14とが直列接続された第2レグと、を有している。スイッチング素子Q11、Q12、Q13、Q14は、本発明の「第1、第2、第3、第4スイッチング素子」の一例である。
[0020]
 トランスTの第1巻線n1は、第1レグおよび第2レグそれぞれの中点に接続されている。トランスTの第1巻線n1と、第1レグの中点との間には、インダクタL1が設けられている。ただし、インダクタL1は、第1巻線n1または第2巻線n2に直列接続されていればよく、その配置場所は適宜変更可能である。例えば、インダクタL1は、第1巻線n1と第2レグの中点との間に設けられていてもよい。また、インダクタL1は、実素子、トランスTの漏れインダクタンス、または、実素子と漏れインダクタンスとの組み合わせであってもよい。
[0021]
 スイッチング素子Q11、Q12、Q13、Q14には、ダイオードD11、D12、D13、D14、および、キャパシタC11、C12、C13、C14が並列に接続されている。スイッチング素子Q11~Q14は、MOS-FETである。ただし、スイッチング素子Q11~Q14は、IGBTまたはJFET等であってもよい。ダイオードD11~D14は、実素子であってもよいし、寄生ダイオードであってもよい。また、キャパシタC11~C14は、実素子、寄生容量、または、寄生容量と実素子との組み合わせであってもよい。
[0022]
 第2フルブリッジ回路20は、スイッチング素子Q21と、スイッチング素子Q22とが直列接続された第3レグと、スイッチング素子Q23と、スイッチング素子Q24とが直列接続された第4レグと、を有している。スイッチング素子Q21、Q22、Q23、Q24は、本発明の「第5、第6、第7、第8スイッチング素子」の一例である。
[0023]
 トランスTの第2巻線n2は、第3レグおよび第4レグそれぞれの中点に接続されている。前記のインダクタL1は、第2巻線n2と、第3レグまたは第4レグの中点との間に設けられていてもよい。
[0024]
 スイッチング素子Q21、Q22、Q23、Q24には、ダイオードD21、D22、D23、D24、および、キャパシタC21、C22、C23、C24が並列に接続されている。スイッチング素子Q21~Q24は、MOS-FETである。ただし、スイッチング素子Q21~Q24は、IGBTまたはJFET等であってもよい。ダイオードD21~D24は、実素子であってもよいし、寄生ダイオードであってもよい。また、キャパシタC21~C24は、実素子、寄生容量、または、寄生容量と実素子との組み合わせであってもよい。
[0025]
 スイッチング素子Q11~Q14およびスイッチング素子Q21~Q24それぞれのゲート端子は、制御回路30に接続されている。制御回路30は、DC-DCコンバータ1の出力電力が、設定される目標電力となるように、スイッチング素子Q11~Q14、Q21~Q24それぞれをスイッチング制御する。本実施形態では、制御回路30は、スイッチング損失を低減するために、スイッチング素子Q11~Q14、Q21~Q24それぞれをソフトスイッチングする。
[0026]
 <2.ソフトスイッチング動作について>
 以下に、各スイッチング素子Q11~Q14、Q21~Q24のソフトスイッチング動作について説明する。
[0027]
 DC-DCコンバータ1は、入出力端子IO11、IO12および入出力端子IO21、IO22の一方から他方、または、他方から一方への電力伝送を行う。以下では、入出力端子IO11、IO12を入力側とし、入出力端子IO21、IO22を出力側として説明する。
[0028]
 図2は、各スイッチング素子Q11~Q14、および、スイッチング素子Q21~Q24のオンオフのタイミングチャートである。図3、図4および図5は、DC-DCコンバータ1での電流経路を説明するための図である。図3~図5では、図1のインダクタL1およびトランスTを等価的なインダクタLで表している。このインダクタLは、本発明の「インダクタンス成分」の一例である。また、各図では、各スイッチング素子は簡略化した回路記号で示している。
[0029]
 図2において、V1は、図1に示す、スイッチング素子Q11とスイッチング素子Q12との中点と、スイッチング素子Q13とスイッチング素子Q14との中点との電位差である。V2は、スイッチング素子Q21とスイッチング素子Q22との中点と、スイッチング素子Q23とスイッチング素子Q24との中点との電位差である。I は、インダクタLに流れる電流である。図2では、直流電源E1、E2それぞれが同じ電源電圧であるとする。つまり、V1(t1)=V2(t2)である。また、図2において、スイッチング素子Q11~Q14、Q21~Q24について、実線波形はソース・ドレイン間電圧の波形であり、破線波形は、ドレイン電流の波形を示す。
[0030]
 制御回路30は、第1フルブリッジ回路10において、スイッチング素子Q11、Q14と、スイッチング素子Q12、Q13とを、スイッチング周波数f(周期1/f)で、デッドタイム(第2デッドタイム)を設けて交互にオンオフする。また、制御回路30は、第2フルブリッジ回路20において、スイッチング素子Q21、Q24と、スイッチング素子Q22、Q23とを、スイッチング周波数fで、デッドタイム(第2デッドタイム)を設けて交互にオンオフする。
[0031]
 さらに、制御回路30は、第1フルブリッジ回路10と、第2フルブリッジ回路20とのスイッチングタイミングに、位相差δを持たせている。つまり、図2に示すように、スイッチング素子Q11、Q14と、スイッチング素子Q21、Q24との位相差、および、スイッチング素子Q12、Q13と、スイッチング素子Q22、Q23との位相差は、それぞれδである。その結果、電圧V1と、電圧V2との位相差も、δである。
[0032]
(t0~t1)
 t0~t1期間では、スイッチング素子Q11、Q14、および、スイッチング素子Q22、Q23が共にオン、スイッチング素子Q12、Q13、および、スイッチング素子Q21、Q24が共にオフである。この場合、図3(A)に示すように、直流電源E1から、スイッチング素子Q11、インダクタL、スイッチング素子Q22、直流電源E2、スイッチング素子Q23、スイッチング素子Q14の順に電流が流れる。インダクタLには、直流電源E1、E2の電源電圧が印加される。つまり、図2に示すように、インダクタ電流I は増加する。
[0033]
 タイミングt1では、スイッチング素子Q22、Q23がターンオフされ、スイッチング素子Q21、Q24がターンオンされる。このとき、デッドタイムが設けられているため、デッドタイムでは、スイッチング素子Q21~Q24すべてがオフとなる。このとき、インダクタLには、その性質上、インダクタ電流I が流れ続ける。このため、図3(B)に示すように、インダクタLからキャパシタC21、キャパシタC23、スイッチング素子Q14を通る経路と、インダクタLからキャパシタC22、キャパシタC24、スイッチング素子Q14を通る経路とに、電流が流れる。
[0034]
 これにより、キャパシタC22、C23は充電される。また、キャパシタC21、C24は放電される。ここで、キャパシタC21~C24の充放電が完了する時間は、インダクタ電流I と、キャパシタC21~C24の容量とで決まる。そして、キャパシタC22、C23の充電時間が、スイッチング素子Q22、Q23のターンオフ時間よりも長いと、スイッチング素子Q22、Q23のターンオフは、ソフトスイッチングとなる。
[0035]
 キャパシタC21、C24の放電が完了すると、ダイオードD21、D24がオンとなる。つまり、スイッチング素子Q21、Q24のドレイン・ソース間電圧はゼロである。このときに、スイッチング素子Q21、Q24をターンオンすると、ZVSとなる。
[0036]
(t1~t2)
 t1~t2期間では、スイッチング素子Q11、Q14、および、スイッチング素子Q21、Q24が共にオン、スイッチング素子Q12、Q13、および、スイッチング素子Q22、Q23が共にオフである。この場合、図4(A)に示すように、直流電源E1から、スイッチング素子Q11、インダクタL、スイッチング素子Q21、直流電源E2、スイッチング素子Q24、スイッチング素子Q14の順に電流が流れる。つまり、直流電源E1は放電し、直流電源E2は充電される。
[0037]
 タイミングt2では、スイッチング素子Q11、Q14がターンオフされ、スイッチング素子Q12、Q13がターンオンされる。このとき、スイッチング素子Q21~Q24での説明と同様に、デッドタイムでは、スイッチング素子Q11~Q14すべてがオフとなる。図4(B)に示すように、インダクタLには、インダクタ電流I が流れ続けるため、インダクタLから、スイッチング素子Q21、直流電源E2、スイッチング素子Q24、キャパシタC14、キャパシタC12、インダクタLを通る経路と、インダクタLから、スイッチング素子Q21、直流電源E2、スイッチング素子Q24、キャパシタC13、キャパシタC11、インダクタLを通る経路とのそれぞれに、電流が流れる。
[0038]
 これにより、キャパシタC11、C14は充電され、キャパシタC12、C13は放電される。前記のように、キャパシタC11、C14の充電時間が、スイッチング素子Q11、Q14のターンオフ時間よりも長いと、スイッチング素子Q11、Q14のターンオフは、ソフトスイッチングとなる。
[0039]
 キャパシタC12、C13の放電が完了すると、ダイオードD12、D13がオンとなる。つまり、スイッチング素子Q12、Q13のドレイン・ソース間電圧はゼロである。このときに、スイッチング素子Q12、Q13をターンオンすることで、スイッチング素子Q12、Q13のZVSが行える。
[0040]
(t2~t3)
 t2~t3期間では、スイッチング素子Q12、Q13、および、スイッチング素子Q21、Q24が共にオン、スイッチング素子Q11、Q14、および、スイッチング素子Q22、Q23が共にオフである。この場合、図5に示すように、直流電源E1から、スイッチング素子Q12、インダクタL、スイッチング素子Q21、直流電源E2、スイッチング素子Q24、スイッチング素子Q13の順に電流が流れる。つまり、直流電源E1、E2はそれぞれ充電される。インダクタLには、直流電源E1、E2の電源電圧が、図3(A)の場合と逆方向に印可され、図2に示すように、インダクタ電流I は減少する。
[0041]
(t3~t0)
 t3~t0期間は、t1~t2期間の動作と同様に説明できる。タイミングt3では、スイッチング素子Q21、Q24のターンオフ、ZVSとなり、スイッチング素子Q22、Q23のターンオンは、ZVSとなる。また、タイミングt0では、スイッチング素子Q11、Q14のターンオン、ZVSとなり、スイッチング素子Q12、Q13のターンオフは、ZVSとなる。
[0042]
 以上のように、DC-DCコンバータ1において、各スイッチング素子Q11~Q14、Q21~Q24それぞれをZVSでターンオフおよびターンオンすることにより、スイッチング損失を低減し、電力伝送効率の低下を抑制できる。
[0043]
 <3.ターンオン時のZVSの条件について>
 以下に、ZVSを実現するための条件について詳細に説明する。
[0044]
 <3.1.インダクタ電流I の条件について>
 前記のように、例えば、タイミングt2でのデッドタイムにおいて、インダクタLによって、キャパシタC11~C14が充放電した後に、切替対象のスイッチング素子Q11~Q14のドレイン・ソース間電圧がゼロであれば、スイッチング素子Q11~Q14のターンオン、ターンオフはZVSとなる。つまり、インダクタLのエネルギーは、少なくとも、キャパシタC11~C14それぞれに蓄積される全エネルギー以上であれば、スイッチング素子Q11~Q14をZVSできる。
[0045]
 ここで、インダクタLのインダクタンスをL、キャパシタC11~C14それぞれのキャパシタンスをC、直流電源E1の電源電圧をVx(図1参照)で表す場合、以下の式(1)が成り立つと、上記条件が満たされる。
[数1]


 式(1)は、以下の式(2)に変換される。なお、式(2)のαは補正係数であり、必要に応じて適宜値が設定される。以下では、α=1とする。
[数2]


[0046]
 式(2)のα・Vx√(4C/L)を閾値電流Irefとする。タイミングt2、t0でのデッドタイムにおいて、|I |≧|Iref|であれば、スイッチング素子Q11~Q14それぞれのZVSが可能となる。
[0047]
 図2は、Vx=Vyの場合の波形である。このため、V1(t1)=V2(t2)であり、タイミングt1、t2のインダクタ電流I は等しく、タイミングt3、t0のインダクタ電流I も等しい。このため、タイミングt0、t2で、|I |≧|Iref|であれば、タイミングt1、t3のデッドタイムでも|I |≧|Iref|が成り立つ。したがって、スイッチング素子Q21~Q24のZVSも可能となる。
[0048]
 これに対し、Vx≠Vy、つまり、V1(t1)≠V2(t2)の場合、詳しくは、V1(t1)>V2(t2)、または、V1(t1)<V2(t2)の場合、インダクタLには、電圧V1と、電圧V2との電位差が印加される。このため。タイミングt1、t2それぞれのインダクタ電流I は異なる。また、タイミングt3、t0それぞれのインダクタ電流I も異なる。
[0049]
 図6は、V1(t1)≠V2(t2)の場合のインダクタ電流I の波形を示す図である。図6(A)は、V1(t1)>V2(t2)の場合のインダクタ電流I の波形を示し、図6(B)は、V1(t1)<V2(t2)の場合のインダクタ電流I の波形を示す。
[0050]
 V1(t1)>V2(t2)の場合、図6(A)に示すように、タイミングt2でのインダクタ電流I よりも、タイミングt1でのインダクタ電流I (以下、I L(t1)とする)の方が小さい。この場合、|I L(t1)|≧|Iref|を満たすと、スイッチング素子Q11~Q14、Q21~Q24のZVSが可能となる。
[0051]
 V1(t1)<V2(t2)の場合、図6(B)に示すように、タイミングt1でのインダクタ電流I よりも、タイミングt2でのインダクタ電流I (以下、I L(t2)とする)の方が小さい。この場合、|I L(t2)|≧|Iref|を満たすと、スイッチング素子Q11~Q14、Q21~Q24のZVSが可能となる。
[0052]
 以上のように、電圧Vx、Vyに関わらず、インダクタLに閾値電流Iref以上のインダクタ電流I が流れるように適宜設定することで、スイッチング素子Q11~Q14、Q21~Q24のZVSが可能となる。
[0053]
 <3.2.第1制御と第2制御とについて>
 制御回路30は、DC-DCコンバータ1の出力電力が、設定される指令値に追従するように、スイッチング素子Q11~Q14をスイッチング制御する。この指令値に応じたスイッチング制御の際、制御回路30は、前記した|I |≧|Iref|の条件を満たすように、第1制御と、第2制御とを、切り替えて実行する。
[0054]
 出力電力を指令値に追従させる途中で得られる電力P は、以下の式(3)で表される。式(3)のVyは、直流電源E2の電源電圧(図1参照)であり。nは、第1巻線n1と、第2巻線n2との巻線比である。以下、電力P は目標電力と称する。
[数3]


 式(3)において、ωは駆動角周波数であり、前記のスイッチング周波数fで表すと、ω=2πfである。δは、スイッチング素子Q12、Q13と、スイッチング素子Q22、Q23との位相差、つまり、電圧V1と電圧V2との位相差である。
[0055]
 図7は、第1制御と第2制御とを説明するための図である。図7の横軸は、目標電力P である。図7のtdは、電圧V1、V2の位相差(図2に示すδ)に相当する時間差[μs]であり、td=δ/ω=L・I /Vxである。
[0056]
 図7に示すように、目標電力P が電力Pbより大きい場合、制御回路30は、第1制御を実行する。第1制御では、制御回路30は、スイッチング周波数f(駆動角周波数ω)を一定にしつつ、位相差δを変更するフェーズシフト制御を行う。
[0057]
 図8は、第1制御での電圧V1、V2およびインダクタ電流I の波形を示す図である。図8において、実線は、位相変更前の波形を示し、破線は、位相変更後の波形を示す。位相変更後の位相を、δ1(<δ)で表す。
[0058]
 式(3)からわかるように、目標電力P を変更させるためには、第1フルブリッジ回路10と第2フルブリッジ回路20との位相差δを変更させる。つまり、目標電力P を下げる場合には、制御回路30は、第1フルブリッジ回路10と第2フルブリッジ回路20との位相差δを小さくする。目標電力P を上げる場合には、制御回路30は、第1フルブリッジ回路10と第2フルブリッジ回路20との位相差δを大きくする。また、td=δ/ω=LI /Vxより、位相差δが小さくなると、時間差td、および、インダクタ電流I も小さくなる。
[0059]
 この場合において、位相差δと共に小さくなるインダクタ電流I が、閾値電流Irefを下回らないように、電力Pbは設定される。つまり、第1制御では、制御回路30は、インダクタ電流I が、閾値電流Irefを下回らない範囲で、位相差δを変更する。これにより、スイッチング素子Q11~Q14、Q21~Q24のZVSが可能となる。
[0060]
 図7に示すように、目標電力P が電力Pbより小さい場合、制御回路30は、第2制御を実行する。第2制御では、制御回路30は、時間差tdを一定にしつつ、スイッチング周波数f(駆動角周波数ω)を変更する周波数変換制御を行う。
[0061]
 図9は、第2制御での電圧V1、V2およびインダクタ電流I の波形を示す図である。図9において、実線は、周波数変更前の波形を示し、破線は、周波数変更後の波形を示す。周波数変更後のスイッチング周波数を、f1(<f)で表す。
[0062]
 ここで、式(3)は、td=δ/ωにより、以下の式(4)に変換できる。
[数4]


[0063]
 式(4)からわかるように、目標電力P を変更させるためには、駆動角周波数ω(すなわち、スイッチング周波数f)を変更させる。目標電力P を電力Pbから小さくするためには、駆動角周波数ωを大きくする。また、td=δ/ω=LI /Vx、および、tdが一定であることから、駆動角周波数ωを大きくすると、位相差δも大きくなる。この場合、インダクタ電流I は、閾値電流Irefを下回らずに一定である。したがって、第2制御において、スイッチング周波数fを変更しても、|I |≧|Iref|が維持される。このため、スイッチング素子Q11~Q14のZVSが可能となる。
[0064]
 なお、第2制御では、駆動角周波数ωは、以下の式(5)で設定される。
[数5]


[0065]
 以上のように、制御回路30は、目標電力P によって、第1制御または第2制御を実行することで、ZVSが行える領域を拡大できる。特に、スイッチング周波数fを変更する必要がない領域では第1制御を実行することで、スイッチング周波数fを変更することによるインダクタL(トランスT)の発熱、または、磁気飽和を抑制できる。
[0066]
 <4.変形例>
 以上、本発明の一実施形態について説明したが、本発明は、上記の実施形態に限定されるものではない。
[0067]
 上記の実施形態では、入出力端子IO11、IO12を入力側とし、入出力端子IO21、IO22を出力側として説明した。しかしながら、DC-DCコンバータ1は双方向に電力伝送可能である。したがって、入出力端子IO11、IO12を出力側とし、入出力端子IO21、IO22を入出力側とすることが可能である。この場合、上記の実施形態と同様に説明することができため、その説明を省略する。なお、DC-DCコンバータ1は、双方向型でなくてもよい。
[0068]
 上記の実施形態では、第2制御において、スイッチング周波数fを変更させているが、別の第3制御を実行するようにしてもよい。第3制御では、Duty制御方式を行う。例えば、スイッチング素子Q11およびスイッチング素子Q12の駆動信号と、スイッチング素子Q13およびスイッチング素子Q14の駆動信号との位相差を変更し、または、スイッチング素子Q21およびスイッチング素子Q22の駆動信号と、スイッチング素子Q23およびスイッチング素子Q24の駆動信号との位相差を変更する。また、第2制御において、時間差tdは一定としているが、変動させてもよい。
[0069]
 また、上記の実施形態では、α・Vx√(4C/L)を閾値電流Irefとしているが、閾値電流Irefの値はこれに限定されず、適宜変更可能である。
[0070]
 また、上記の実施形態または変形例に登場した各要素を、矛盾が生じない範囲で、適宜に組み合わせてもよい。

符号の説明

[0071]
1    :DC-DCコンバータ
10   :第1フルブリッジ回路
20   :第2フルブリッジ回路
30   :制御回路
C11、C12、C13、C14:キャパシタ
C21、C22、C23、C24:キャパシタ
D11、D12、D13、D14:ダイオード
D21、D22、D23、D24:ダイオード
E1   :直流電源
E2   :直流電源
IO11 :入出力端子
IO12 :入出力端子
IO21 :入出力端子
IO22 :入出力端子
L    :インダクタ
L1   :インダクタ
Q11、Q12、Q13、Q14:スイッチング素子
Q21、Q22、Q23、Q24:スイッチング素子
T    :トランス
Vx   :電源電圧
Vy   :電源電圧
V1   :電圧
V2   :電圧
n1   :第1巻線
n2   :第2巻線

請求の範囲

[請求項1]
 寄生容量であるキャパシタ、または、並列接続された外付けの4つのキャパシタを含む第1フルブリッジ回路と、
 寄生容量であるキャパシタ、または、並列接続された外付けの4つのキャパシタを含む第2フルブリッジ回路と、
 前記第1フルブリッジ回路に接続された第1巻線と、前記第1巻線と磁界結合し、前記第2フルブリッジ回路に接続された第2巻線とを有するトランスと、
 前記第1巻線または前記第2巻線に直列接続されたインダクタンス成分と、
 前記第1フルブリッジ回路および前記第2フルブリッジ回路それぞれをソフトスイッチング制御して、指令値に応じて出力電力を調整させる制御回路と、
 を備え、
 前記制御回路は、
 スイッチング素子のターンオンとターンオフとの切り替えタイミングで、前記トランスおよび前記インダクタンス成分の等価インダクタに流れるインダクタ電流が、閾値電流以上となるように、前記第1巻線側の電圧、および、前記第2巻線側の電圧の駆動角周波数を変更する、
 コンバータ。
[請求項2]
 請求項1に記載のコンバータであって、
 前記制御回路は、
  前記指令値に応じて目標電力を設定し、前記目標電力に出力電力を追従させる追従過程において、前記目標電力に基づいて駆動角周波数を変更する、
 コンバータ。
[請求項3]
 請求項1または請求項2に記載のコンバータであって、
 前記第1フルブリッジ回路は、
  第1スイッチング素子および第2スイッチング素子が直列接続された第1レグと、第3スイッチング素子および第4スイッチング素子が直列接続された第2レグとを有し、
 前記第2フルブリッジ回路は、
  第5スイッチング素子および第6スイッチング素子が直列接続された第3レグと、第7スイッチング素子および第8スイッチング素子が直列接続された第4レグとを有し、
 前記制御回路は、
  前記第1~前記第8スイッチング素子のスイッチング周波数および駆動角周波数の少なくともいずれか一方を変更する、
 コンバータ。
[請求項4]
 請求項1から請求項3までのいずれか1つに記載のコンバータであって、
 前記第1フルブリッジ回路に第1直流電源が接続され、
 前記第2フルブリッジ回路に第2直流電源が接続され、
 前記目標値をP 、前記駆動角周波数をω、前記第1直流電源の電源電圧をVx、前記第2直流電源の電源電圧をVy、前記等価インダクタのインダクタンスをL、前記第1巻線側の電圧と、前記第2巻線側の電圧との位相差に相当する時間差をtd、前記トランスの巻線比をnで表した場合、
 ω=π/td(1-(P ・L)/(n・Vx・Vy・td))
 を満たす、コンバータ。

図面

[ 図 1]

[ 図 2]

[ 図 3]

[ 図 4]

[ 図 5]

[ 図 6]

[ 図 7]

[ 図 8]

[ 図 9]