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1. (WO2019039256) 電荷トラップ評価方法、及び半導体素子
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国際公開番号: WO/2019/039256 国際出願番号: PCT/JP2018/029483
国際公開日: 28.02.2019 国際出願日: 06.08.2018
IPC:
G01R 31/26 (2014.01) ,H01L 21/338 (2006.01) ,H01L 21/66 (2006.01) ,H01L 29/778 (2006.01) ,H01L 29/812 (2006.01)
G 物理学
01
測定;試験
R
電気的変量の測定;磁気的変量の測定
31
電気的性質を試験するための装置;電気的故障の位置を示すための装置;試験対象に特徴のある電気的試験用の装置で,他に分類されないもの
26
個々の半導体装置の試験
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
338
ショットキーゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
66
製造または処理中の試験または測定
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
778
二次元電荷担体ガスチャンネルをもつもの,例.HEMT
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
80
PN接合ゲートまたは他の整流接合ゲートによって生じる電界効果を有するもの
812
ショットキーゲートを有するもの
出願人:
住友化学株式会社 SUMITOMO CHEMICAL COMPANY, LIMITED [JP/JP]; 東京都中央区新川二丁目27番1号 27-1, Shinkawa 2-chome, Chuo-ku, Tokyo 1048260, JP
発明者:
角嶋 邦之 KAKUSHIMA Kuniyuki; JP
星井 拓也 HOSHII Takuya; JP
若林 整 WAKABAYASHI Hitoshi; JP
筒井 一生 TSUTSUI Kazuo; JP
岩井 洋 IWAI Hiroshi; JP
山本 大貴 YAMAMOTO Taiki; JP
代理人:
特許業務法人平田国際特許事務所 HIRATA & PARTNERS; 東京都千代田区二番町4番地3 二番町カシュービル6階 6th Floor, Niban-cho Cashew Building, 4-3, Niban-cho, Chiyoda-ku, Tokyo 1020084, JP
優先権情報:
2017-16160324.08.2017JP
発明の名称: (EN) CHARGE TRAP EVALUATION METHOD AND SEMICONDUCTOR ELEMENT
(FR) PROCÉDÉ D'ÉVALUATION DE PIÉGEAGE DE CHARGE ET ÉLÉMENT SEMI-CONDUCTEUR
(JA) 電荷トラップ評価方法、及び半導体素子
要約:
(EN) Provided are a charge trap evaluation method and semiconductor element including, in an embodiment, a step for applying an initialization voltage that has the same sign as a threshold voltage and is greater than or equal to the threshold voltage between the source electrode 15 and drain electrode 16 of a semiconductor element 1 having an HEMT structure and the substrate 10 of the semiconductor element 1 and initializing a trap state by forcing out trapped charge from a trap level and a step for monitoring the current flowing between the source electrode 15 and drain electrode 16 after the trap state initialization and evaluating at least one from among charge trapping, current collapse, and charge release.
(FR) L'invention concerne un procédé d'évaluation de piégeage de charge et un élément semi-conducteur comprenant, dans un mode de réalisation, une étape consistant à appliquer une tension d'initialisation qui a le même signe qu'une tension seuil et qui est supérieure ou égale à la tension seuil entre l'électrode de source (15) et l'électrode de drain (16) d'un élément semi-conducteur (1) présentant une structure HEMT et le substrat (10) de l'élément semi-conducteur (1) et à initialiser un état de piégeage en forçant une charge piégée à sortir d'un niveau de piégeage et une étape consistant à surveiller le courant circulant entre l'électrode de source (15) et l'électrode de drain (16) après l'initialisation de l'état de piégeage et à évaluer un piégeage de charge et/ou un effondrement de courant et/ou une libération de charge.
(JA) 一実施の形態として、HEMT構造を有する半導体素子1のソース電極15及びドレイン電極16と基板10との間に、閾値電圧と同符号かつ閾値電圧以上の大きさの初期化電圧を印加し、トラップされた電荷をトラップ準位から追い出してトラップ状態を初期化するステップと、トラップ状態の初期化後、ソース電極15とドレイン電極16の間に流れる電流をモニタして、電荷捕獲、電流コラプス、及び電荷放出のうちの少なくともいずれか1つを評価するステップと、を含む、電荷トラップ評価方法及び半導体素子を提供する。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)