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1. (WO2019026851) 半導体装置
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国際公開番号: WO/2019/026851 国際出願番号: PCT/JP2018/028481
国際公開日: 07.02.2019 国際出願日: 30.07.2018
IPC:
H01L 21/331 (2006.01) ,H01L 21/3205 (2006.01) ,H01L 21/60 (2006.01) ,H01L 21/768 (2006.01) ,H01L 23/522 (2006.01) ,H01L 29/737 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
328
バイポーラ型の装置,例.ダイオード,トランジスタ,サイリスタ,の製造のための多段階工程
33
装置が3つ以上の電極からなるもの
331
トランジスタ
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
30
21/20~21/26に分類されない方法または装置を用いる半導体本体の処理
31
半導体本体上への絶縁層の形成,例.マスキング用またはフォトリソグラフィック技術の使用によるもの;これらの層の後処理;これらの層のための材料の選択
3205
絶縁層へ非絶縁層,例.導電層または抵抗層,の付着;これらの層の後処理
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
50
サブグループ21/06~21/326の一つに分類されない方法または装置を用いる半導体装置の組立
60
動作中の装置にまたは装置から電流を流すためのリードまたは他の導電部材の取り付け
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
70
1つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理;集積回路装置またはその特定部品の製造
71
グループ21/70で限定された装置の特定部品の製造
768
装置内の別個の構成部品間に電流を流すため使用する相互接続を適用するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
23
半導体または他の固体装置の細部
52
動作中の装置内の1つの構成部品から他の構成部品へ電流を導く装置
522
半導体本体上に分離できないように形成された導電層及び絶縁層の多層構造からなる外部の相互接続を含むもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
70
バイポーラ装置
72
トランジスタ型装置,すなわち,供給される制御信号に連続的に応答できるもの
73
バイポーラ接合トランジスタ
737
ヘテロ接合トランジスタ
出願人:
株式会社村田製作所 MURATA MANUFACTURING CO., LTD. [JP/JP]; 京都府長岡京市東神足1丁目10番1号 10-1, Higashikotari 1-chome, Nagaokakyo-shi, Kyoto 6178555, JP
発明者:
黒川 敦 KUROKAWA Atsushi; JP
代理人:
木村 満 KIMURA Mitsuru; JP
優先権情報:
2017-14944801.08.2017JP
発明の名称: (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMICONDUCTEUR
(JA) 半導体装置
要約:
(EN) This semiconductor device (100) is provided with: an HBT; emitter wiring (14) which is connected to an emitter electrode (6) of the HBT and covers the HBT; a passivation film (15) having an opening (13) on the HBT when viewed from the top; a UBM layer (17) which is connected to the emitter wiring (14) through the opening (13) and formed from a refractory metal to have a thickness of 300 nm or more; and a pillar bump (20) which is disposed on the UBM layer (17) and has a metal post (18) and a solder layer (19). The UBM layer (17) functions as a stress relaxation layer, thereby relaxing the stress on the HBT caused by the difference in thermal expansion coefficient between a GaAs-based material of each layer constituting the HBT and the pillar bump (20).
(FR) La présente invention concerne un dispositif à semi-conducteur (100) qui comprend : un transistor bipolaire à hétérojonction (HBT pour Heterojunction Bipolar Transistor) ; un câblage d'émetteur (14) qui est raccordé à une électrode d'émetteur (6) du transistor HBT et recouvre le transistor HBT ; un film de passivation (15) ayant une ouverture (13) sur le transistor HBT lorsqu'il est vu depuis le dessus ; une couche de métal sous bosse (UBM pour Under Bump Metal) (17) qui est raccordée au câblage d'émetteur (14) à travers l'ouverture (13) et formée à partir d'un métal réfractaire pour avoir une épaisseur égale ou supérieure à 300 nm ; et une bosse de pilier (20) qui est disposée sur la couche de métal UBM (17) et comporte un montant métallique (18) et une couche de brasure (19). La couche de métal UBM (17) fait office de couche de relaxation de contrainte, ce qui permet de relâcher la contrainte sur le transistor HBT provoquée par la différence de coefficient de dilatation thermique entre un matériau à base de GaAs de chaque couche constituant le transistor HBT et la bosse de pilier (20).
(JA) 半導体装置(100)は、HBTと、HBTのエミッタ電極(6)に接続され、HBTを覆うエミッタ配線(14)と、平面視でHBT上に開口(13)を備えるパッシベーション膜(15)と、開口(13)を介してエミッタ配線(14)に接続され、高融点金属から厚さ300nm以上に形成されたUBM層(17)と、UBM層(17)上に配置され、メタルポスト(18)とハンダ層(19)とを備えるピラーバンプ(20)と、から構成される。UBM層(17)が応力緩和層として機能し、HBTを構成する各層のGaAs系の材料とピラーバンプ(20)との熱膨張率の差よるHBTへの応力が緩和される。
front page image
指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)