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1. (WO2019026394) トランジスタの製造方法、及びトランジスタ
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国際公開番号: WO/2019/026394 国際出願番号: PCT/JP2018/019626
国際公開日: 07.02.2019 国際出願日: 22.05.2018
IPC:
H01L 21/336 (2006.01) ,H01L 21/203 (2006.01) ,H01L 29/786 (2006.01)
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
334
ユニポーラ型の装置の製造のための多段階工程
335
電界効果トランジスタ
336
絶縁ゲートを有するもの
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
21
半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置
02
半導体装置またはその部品の製造または処理
04
少なくとも一つの電位障壁または表面障壁,例.PN接合,空乏層,キャリア集中層,を有する装置
18
不純物,例.ドーピング材料,を含むまたは含まない周期律表第IV族の元素またはA↓I↓I↓IB↓V化合物から成る半導体本体を有する装置
20
基板上への半導体材料の析出,例.エピタキシャル成長
203
物理的析出を用いるもの,例.真空蒸着,スパッタリング
H 電気
01
基本的電気素子
L
半導体装置,他に属さない電気的固体装置
29
整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00~47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00
66
半導体装置の型
68
整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの
76
ユニポーラ装置
772
電界効果トランジスタ
78
絶縁ゲートによって生じる電界効果を有するもの
786
薄膜トランジスタ
出願人:
株式会社ニコン NIKON CORPORATION [JP/JP]; 東京都港区港南二丁目15番3号 15-3, Konan 2-chome, Minato-ku, Tokyo 1086290, JP
発明者:
中積 誠 NAKAZUMI Makoto; JP
西 康孝 NISHI Yasutaka; JP
代理人:
特許業務法人 湘洋内外特許事務所 SHOYO INTELLECTUAL PROPERTY FIRM; 神奈川県横浜市西区北幸二丁目15番1号 東武横浜第2ビル6階 6F, Tobu Yokohama 2ND Bldg., 15-1, Kitasaiwai 2-chome, Nishi-ku, Yokohama-shi, Kanagawa 2200004, JP
優先権情報:
2017-14874901.08.2017JP
発明の名称: (EN) TRANSISTOR PRODUCTION METHOD AND TRANSISTOR
(FR) PROCÉDÉ DE PRODUCTION DE TRANSISTOR ET TRANSISTOR
(JA) トランジスタの製造方法、及びトランジスタ
要約:
(EN) The invention is a production method for a transistor 1 that comprises a substrate 10, a gate electrode 12, a source electrode 14, a drain electrode 16, and a semiconductor layer 18, and includes a semiconductor layer forming step of irradiating and sputtering helicon plasma onto a raw material that is to constitute the semiconductor layer 18, thereby causing the semiconductor layer 18 to be formed.
(FR) L'invention concerne un procédé de production d'un transistor 1 qui comprend un substrat 10, une électrode de grille 12, une électrode de source 14, une électrode de drain 16, et une couche semi-conductrice 18, et comprend une étape de formation de couche semi-conductrice consistant à irradier et à pulvériser un plasma d'hélicon sur une matière première qui est destinée à constituer la couche semi-conductrice 18, ce qui provoque la formation de la couche semi-conductrice 18.
(JA) 基板10と、ゲート電極12と、ソース電極14と、ドレイン電極16と、半導体層18とを含むトランジスタ1の製造方法であって、半導体層18を構成する原料に対して、ヘリコンプラズマを照射してスパッタすることによって、半導体層18を形成させる半導体層形成工程を含む、トランジスタの製造方法。
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指定国: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DJ, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JO, JP, KE, KG, KH, KN, KP, KR, KW, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
アフリカ広域知的所有権機関(ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
ユーラシア特許庁(EAPO) (AM, AZ, BY, KG, KZ, RU, TJ, TM)
欧州特許庁(EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
アフリカ知的所有権機関(OAPI) (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
国際公開言語: 日本語 (JA)
国際出願言語: 日本語 (JA)